層次化設計方法在數字頻率計設計中的應用

劉力

【摘 要】采用Quartus II開發(fā)環(huán)境，通過對一個2位十進制數字頻率計的設計，介紹了基于EDA技術的數字系統層次化設計方法。結果證明，該設計方法簡單，易懂，性能可靠。

【關鍵詞】EDA技術；層次化設計；數字頻率計

1.引言

EDA技術是近幾年迅速發(fā)展起來的計算機軟件、硬件和微電子交叉的現代電子設計學科，是現代電子工程領域的一門新技術。它是以可編程邏輯器件（PLD）為物質基礎，以計算機為工作平臺，以EDA工具軟件為開發(fā)環(huán)境，以硬件描述語言（HDL）作為電子系統功能描述的主要方式，以電子系統設計為應用方向的電子產品自動化設計過程。隨著電子設計技術的發(fā)展，20世紀90年代EDA技術得到全新的發(fā)展。這一階段的主要特征是采用“自頂向下”的設計理念，實現整個系統設計過程的自動化。

層次化設計就是一種自頂向下的設計方法。這種設計是設計者以系統的要求出發(fā)，自頂向下地逐步將設計內容細化，最終完成系統的硬件整體設計。其步驟為：首先設計出一個頂層原理圖，然后對系統中的每一個模塊采用硬件描述語言或原理圖的方式對其功能進行描述。

本文以一個2位十進制頻率計的設計，詳細說明層次化設計方法的運用。

2.數字頻率計設計系統的組成

本設計中的數字頻率計是一個2位十進制數字頻率計，它由3個模塊組成：一個測頻控制模塊cfkz、有時鐘使能的2位十進制計數器counter8和鎖存譯碼電路。數字頻率計系統的頂層電路原理圖如圖1所示。

3.各模塊電路的設計及仿真

3.1測頻控制信號發(fā)生器的設計

最簡單的頻率測量方法就是在1s內對待測信號進行計數。這就要求測頻信號發(fā)生器cfkz的計數使能信號CNT_EN能產生一個1s脈寬的周期信號，并對頻率計的每個計數器的使能端EN進行同步控制。當CNT_EN為低電平時，停止計數，并保持其所計的數；在停止計數期間，首先需要一個鎖存LOCK的上升沿將計數器在前一秒鐘的計數值鎖存進鎖存器，由外部的七段譯碼器譯出并穩(wěn)定顯示。鎖存信號之后，必須有一清零信號CLR對計數器進行清零，為下一秒鐘的計數做準備。高電平時，允許計數。測頻控制信號發(fā)生器由圖2的電路原理圖來實現，計數使能信號CNT_EN是一個脈寬為1s、頻率為0.5Hz的脈沖，鎖存信號LOCK和清零信號CLR相繼出現在停止計數以后。

將該模塊的電路設計通過Quartus II軟件進行輸入、編譯、邏輯綜合和功能仿真，驗證設計的正確性。

3.2 2位十進制計數器的設計

該計數器用兩片可預置的雙時鐘十進制可逆計數器74192和兩片BCD碼7段顯示譯碼器74248組成。計數脈沖是上升沿有效，十位的計數脈沖采用個位最高位取反，是為了使兩位更好地保持同步。（該電路模塊見圖1）

3.3 鎖存譯碼器的設計

該鎖存譯碼器由一片8位鎖存器74374及2片七段BCD譯碼器74248構成。其作用是使顯示的數據穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。（該電路模塊見圖1）

4.頂層電路的設計

使用Quartus II的原理圖輸入法完成各模塊原理圖的輸入，將各模塊進行編譯、仿真，再生成各模塊的默認電路符號。建立系統頂層原理圖文件，調用各模塊電路符號，完成圖1的頂層電路原理圖設計，并進行編譯、仿真、硬件測試等。最后將設計結果下載到指定的CPLD芯片，連接硬件電路，最終完成整個系統的設計。

5.結束語

層次化設計方法在現代數字電路設計中有著明顯的優(yōu)勢，越來越受到設計者的歡迎。對一個復雜的數字電路系統，若我們采用傳統電路設計方法，工作量較大，而且也容易出錯。運用自頂向下的層次化設計方法，使設計進一步細化，分模塊設計，條理清晰，整個復雜的系統設計變得容易調試，縮短了設計時間，準確性和可靠性大大提高。

參考文獻：

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