限幅濾波的FPGA實(shí)現(xiàn)方法研究

焦冬莉

(太原工業(yè)學(xué)院電子工程系，山西 太原 030008)

限幅濾波的FPGA實(shí)現(xiàn)方法研究

焦冬莉

(太原工業(yè)學(xué)院電子工程系，山西 太原 030008)

限幅濾波法是抑制正交頻分復(fù)用(OFDM)信號(hào)的PAPR的常用硬件實(shí)現(xiàn)方法。使用FPGA可縮短系統(tǒng)設(shè)計(jì)開發(fā)時(shí)間，提高系統(tǒng)可靠性。本文在用FPGA實(shí)現(xiàn)限幅濾波的基礎(chǔ)上，討論了基于FPGA設(shè)計(jì)時(shí)應(yīng)考慮的主要問題，以及影響設(shè)計(jì)性能的幾個(gè)因素，包括：乘法器的設(shè)計(jì)、算法的優(yōu)化、芯片的選擇等。

限幅濾波器；FPGA；硬件設(shè)計(jì)；乘法器算法

1 限幅濾波法與FPGA

近年來(lái)隨著數(shù)字信號(hào)處理技術(shù)的進(jìn)步，多載波傳輸技術(shù)在無(wú)線通信和有線應(yīng)用等方面越來(lái)越受到人們的關(guān)注，3G通信系統(tǒng)中的主流技術(shù)：WCDMA，CDMA2000和TD-SCDMA都采用了多載波技術(shù)；B3G或4G通信系統(tǒng)中的核心技術(shù)正交頻分復(fù)用(OFDM)也是多載波技術(shù)應(yīng)用的具體體現(xiàn)[1]。多載波傳輸?shù)囊粋€(gè)主要缺陷是傳輸信號(hào)的峰均功率比(PAPR)很高[2]，也就是說(shuō)在多載波系統(tǒng)中，信號(hào)的幅度值較大會(huì)導(dǎo)致多載波信號(hào)經(jīng)過(guò)功率放大器后產(chǎn)生非線性失真。如何降低信號(hào)的峰均比成為多載波通信系統(tǒng)的一個(gè)關(guān)鍵問題。目前提出的用來(lái)降低OFDM信號(hào)的PAPR的方法有很多，如限幅濾波、編碼方案、星座圖擴(kuò)展、壓縮擴(kuò)張變換、混沌序列、次優(yōu)化PIS算法等[3-5]。

雖然降低峰均比的算法有很多，但從硬件實(shí)現(xiàn)角度來(lái)說(shuō)，限幅濾波即削波法是最簡(jiǎn)單實(shí)用的算法。對(duì)于OFDM信號(hào)，出現(xiàn)大峰值的概率非常小，因此，限幅法是一種最直接的降低峰均功率比的方法。但是，限幅是一個(gè)非線性處理的過(guò)程，它將造成比較嚴(yán)重的帶內(nèi)干擾和帶外噪聲，因此影響了整個(gè)系統(tǒng)的誤比特率。限幅后的濾波可以降低帶外的頻譜干擾，同時(shí)又引起了峰值信號(hào)的再生，但比限幅前的信號(hào)峰值要小，出現(xiàn)峰值的次數(shù)也會(huì)減少。因此，經(jīng)過(guò)限幅濾波的多次迭代，一般就可以得到較好的抑制效果[6]。

FPGA，即現(xiàn)場(chǎng)可編程門陣列，能完成幾乎任何數(shù)字器件功能，從高性能的CPU到簡(jiǎn)單的小規(guī)模集成電路等，都可以采用FPGA來(lái)實(shí)現(xiàn)。設(shè)計(jì)人員既可通過(guò)普通的原理圖輸入法，又可以采用硬件描述語(yǔ)言的方式對(duì)數(shù)字系統(tǒng)進(jìn)行自由的設(shè)計(jì)。然后通過(guò)軟件仿真，實(shí)現(xiàn)對(duì)設(shè)計(jì)系統(tǒng)的正確性驗(yàn)證。即使在PCB完成之后，也還可以通過(guò)FPGA的在線修改能力對(duì)系統(tǒng)進(jìn)行隨時(shí)的修改而不需要對(duì)硬件電路進(jìn)行改動(dòng)。這樣能大大的縮短設(shè)計(jì)開發(fā)時(shí)間，減少PCB面積，提高整個(gè)系統(tǒng)的可靠性[7]。這也是在通信電路中選擇FPGA實(shí)現(xiàn)限幅濾波的原因。

2 限幅濾波的FPGA實(shí)現(xiàn)

限幅濾波在硬件實(shí)現(xiàn)時(shí)一般先進(jìn)行限幅，然后經(jīng)過(guò)時(shí)域?yàn)V波器，對(duì)帶外信號(hào)進(jìn)行抑制。時(shí)域?yàn)V波器常采用FIR濾波器，階數(shù)根據(jù)具體系統(tǒng)來(lái)確定。

2.1 限幅模塊的實(shí)現(xiàn)

限幅就是完成比較的一個(gè)處理過(guò)程，需要計(jì)算每個(gè)時(shí)鐘輸入的符號(hào)的幅度值，然后與預(yù)先設(shè)定的門限值進(jìn)行比較，再根據(jù)比較的結(jié)果或保持不變或進(jìn)行除法限幅。限幅模塊的設(shè)計(jì)如圖1所示。

根據(jù)輸入信號(hào)的幅度值與門限值的比較結(jié)果先進(jìn)行乘法運(yùn)算，然后再做除法運(yùn)算，這樣可以保證整個(gè)限幅過(guò)程中的精確度，在做乘法的時(shí)候擴(kuò)大了數(shù)值的表示精度，擴(kuò)展到了33 bit，經(jīng)過(guò)除法后的位數(shù)截取，得到16 bit的精度。

2.2 濾波器的實(shí)現(xiàn)

濾波器的實(shí)現(xiàn)需要首先在MATLAB仿真中將濾波器的系數(shù)進(jìn)行定點(diǎn)化并存儲(chǔ)在文件中，找到H系數(shù)中最大的一位，max(H)，再使用歸一化算法[8]：

以31階濾波器為例，F(xiàn)IR濾波器的算法如下：

x0×h0＋x1×h1＋x2×h2＋

x3×h3＋x4×h4＋x5×h5＋…＋

x28×h28＋x29×h29＋x30×h30＋x31×h31。

按照FIR濾波器的定義，濾波器的FPGA實(shí)現(xiàn)如圖2所示，包括了乘法模塊和累加模塊兩部分。

圖2 濾波器的實(shí)現(xiàn)框圖

選擇芯片EP3C120進(jìn)行仿真后，滿足限幅濾波的參數(shù)要求。

3 不同情況的比較分析

3.1 設(shè)計(jì)中需考慮的問題

在進(jìn)行限幅濾波設(shè)計(jì)時(shí)，一般需要考慮幾方面的問題：

①由于限幅濾波通常只是整個(gè)系統(tǒng)中的一部分，因此希望此部分能夠使用盡可能少的硬件資源；

②數(shù)據(jù)處理的速度必須與系統(tǒng)的傳輸速度匹配，這一方面取決于時(shí)鐘，另一方面由所設(shè)計(jì)電路的延時(shí)決定；

③系統(tǒng)的功耗，電路的體積等。

3.2 乘法器的設(shè)計(jì)

乘法器是在限幅濾波中使用量最大的一個(gè)運(yùn)算單元，采用FPGA的實(shí)現(xiàn)時(shí)需要考慮兩方面的問題：

1)選擇乘法器的實(shí)現(xiàn)方法。傳統(tǒng)方法是通過(guò)FPGA內(nèi)部實(shí)現(xiàn)邏輯的查找表(LUT)來(lái)實(shí)現(xiàn)；還可以基于底層電路使用移位寄存器來(lái)實(shí)現(xiàn)[9]?，F(xiàn)在大多采用FPGA器件提供的嵌入式乘法器，它不僅擁有高速且占用較少的LUT[10]。

2)確定乘法器的數(shù)目。若以運(yùn)算速度作為主要目標(biāo)，一般采用完全并行的形式來(lái)實(shí)現(xiàn)，這時(shí)乘法器的數(shù)目應(yīng)該等于FIR濾波器中抽頭的數(shù)目，因此需要大量的硬件資源。減少乘法器的數(shù)目可節(jié)約硬件資源，可通過(guò)使用乘法復(fù)用算法或共享乘法器，這時(shí)在處理速度不變的情況下需要成倍提高時(shí)鐘速度，二者是互相制約的。

3.3 算法對(duì)設(shè)計(jì)性能的影響

限幅濾波器中濾波器的設(shè)計(jì)是關(guān)鍵。所以改進(jìn)濾波器的算法可以大大影響設(shè)計(jì)性能。

在文獻(xiàn)[8]中，若利用濾波器系數(shù)上滿足偶對(duì)稱的特點(diǎn)，即：h0＝h31；即可以實(shí)現(xiàn)資源的節(jié)約和速度的提高，所用的乘法器減少一半，資源利用率由35%降至19%。

而在文獻(xiàn)[11]中，在保證輸出信號(hào)性能不變的情況下，結(jié)合信號(hào)特性對(duì)算法簡(jiǎn)化后，使用FPGA實(shí)現(xiàn)時(shí)占用的資源大大減少，如表1所示：

表1 限幅濾波算法的FPGA資源占用對(duì)比表

從表1可以看出，在硬件實(shí)現(xiàn)時(shí)，簡(jiǎn)化限幅濾波算法在時(shí)延和硬件資源上都得到了改善，其中DSP48硬核乘法器減少2個(gè)，Slice資源減少424個(gè)，更重要的時(shí)延參數(shù)得到了明顯提高，從原來(lái)的30個(gè)采樣值縮小到3個(gè)采樣值。可見該簡(jiǎn)化算法在工程應(yīng)用中具有很大的實(shí)用價(jià)值。

3.4 新技術(shù)的使用

FPGA的發(fā)展很快，制造商不斷有新產(chǎn)品推出，設(shè)計(jì)者可根據(jù)整個(gè)系統(tǒng)的要求選擇新產(chǎn)品，以提高設(shè)計(jì)性能，如前面提到的器件自帶的DSP或高速乘法器。現(xiàn)在更有許多IP核可選，既簡(jiǎn)化了設(shè)計(jì)，又提高了性能。整個(gè)限幅濾波包括加、乘、除三種基本運(yùn)算，在文獻(xiàn)[12]中，除法器采用了Altera提供的IP核，實(shí)現(xiàn)簡(jiǎn)單，成本比DSP低，還便于移植，是個(gè)不錯(cuò)的選擇。

4 總結(jié)

現(xiàn)代通信系統(tǒng)中的多載波技術(shù)使得限幅濾波器算法得到了更廣泛的應(yīng)用，由于限幅濾波只是整個(gè)系統(tǒng)的一部分，在設(shè)計(jì)時(shí)，可以根據(jù)整個(gè)系統(tǒng)的大小，盡量選擇性價(jià)比較高的器件。在考慮速度、成本、硬件資源的同時(shí)，還要考慮硬件的功耗。一般地，器件的工藝技術(shù)尺寸越小，其功耗也越大。若濾波算法結(jié)合系統(tǒng)的其他性能進(jìn)行算法的聯(lián)合優(yōu)化，F(xiàn)PGA的實(shí)現(xiàn)會(huì)隨之發(fā)生變化。

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〔責(zé)任編輯 李 海〕

Research of FPGA-based D esign L im iting A m plitude F ilter

J IAO Dong－li
（Departmentof Electronics Engineering，Taiyuan Institute of Technology，Taiyuan Shanxi，030008）

The limiting amplitude filtering is a hardware design m ethod to reduce PAPR of orthogonal frequency division multiplexing(OFDM).By u sing FPGA system design the development time can be shortened and reliability can be improve d.In this paper，first the design of limiting amplitude filter based on FPGA is introduced；second，major consideration problem in FPGA-based design is proposed；at last several factors affecting the design performance are discussed，that includesmultiplier design，the optimization of the algorithm，and the choice of chips.

limiting amplitude filter；FPGA；hardware design；multiplier algorithm

TN47

A

2013-04-10

山西省大學(xué)生創(chuàng)新改革項(xiàng)目[2012]

焦冬莉(1971-)，女，山西運(yùn)城人，碩士，講師，研究方向：信號(hào)與處理。

1674－0874（2013）03－0034－02