基于FPGA的脈沖壓縮雷達(dá)目標(biāo)模擬器設(shè)計(jì)?

劉敬興??，葉春令，王華

（國營8450廠，福建三明365001）

基于FPGA的脈沖壓縮雷達(dá)目標(biāo)模擬器設(shè)計(jì)?

劉敬興??，葉春令，王華

（國營8450廠，福建三明365001）

目標(biāo)模擬器在雷達(dá)的研制生產(chǎn)過程中具有重要的意義，不僅能加快項(xiàng)目開發(fā)進(jìn)度，還能降低研制和實(shí)驗(yàn)費(fèi)用。介紹的模擬器主要是針對(duì)脈沖壓縮雷達(dá)而設(shè)計(jì)，該模擬器通過對(duì)雷達(dá)回波中頻信號(hào)模擬，利用FPGA技術(shù)實(shí)現(xiàn)，具有設(shè)計(jì)簡(jiǎn)單、使用方便、成本低等特點(diǎn)。首先根據(jù)系統(tǒng)要求建立了二相碼脈沖壓縮雷達(dá)目標(biāo)回波信號(hào)的數(shù)學(xué)模型，利用辛克函數(shù)模擬雷達(dá)天線掃描狀態(tài)；然后給出了基于FPGA的設(shè)計(jì)解決方案以及主要模塊的實(shí)現(xiàn)方法；最后給出了設(shè)計(jì)可行的結(jié)論，同時(shí)指出了今后將改進(jìn)的地方。

脈沖壓縮雷達(dá)；雷達(dá)回波；中頻信號(hào)；目標(biāo)模擬器

1 引言

雷達(dá)目標(biāo)模擬器不僅能完成雷達(dá)系統(tǒng)調(diào)試與測(cè)試，還能縮短項(xiàng)目開發(fā)周期以及減少項(xiàng)目的現(xiàn)場(chǎng)實(shí)驗(yàn)費(fèi)用，是雷達(dá)相關(guān)項(xiàng)目開發(fā)過程中的重要手段之一。對(duì)雷達(dá)目標(biāo)回波模擬是信號(hào)處理技術(shù)和雷達(dá)技術(shù)相結(jié)合的產(chǎn)物，它一般包含目標(biāo)信息模擬與信號(hào)環(huán)境模擬，按照所模擬的信號(hào)，目標(biāo)模擬器可劃分為射頻信號(hào)模擬器、中頻信號(hào)模擬器、視頻信號(hào)模擬器等。目前，大部分模擬器采用直接數(shù)字波形合成（Direct Digit Wave Synthesize，DDWS）方法設(shè)計(jì)［1－2］，其采用波形存儲(chǔ)直讀方式能產(chǎn)生任意波形，但是波形數(shù)據(jù)修改麻煩，不能任意調(diào)節(jié)噪聲、目標(biāo)等信號(hào)的參數(shù)。本文設(shè)計(jì)的是中頻信號(hào)模擬器，該模擬器采用DDWS與模擬技術(shù)相結(jié)合，利用FPGA并行處理能力，能夠產(chǎn)生任意的目標(biāo)回波、噪聲信號(hào)以及模擬雷達(dá)天線掃描方式，還可以單獨(dú)隨意調(diào)節(jié)目標(biāo)回波、噪聲信號(hào)和雷達(dá)天線掃描方式等參數(shù)，具有使用簡(jiǎn)單靈活、成本低、能夠較好地模擬現(xiàn)場(chǎng)等特點(diǎn)。

2 脈沖壓縮雷達(dá)回波模型建立

本節(jié)推導(dǎo)了雷達(dá)定點(diǎn)監(jiān)視和雷達(dá)天線掃描兩種工作狀態(tài)下目標(biāo)回波的數(shù)學(xué)模型，為目標(biāo)模擬器的設(shè)計(jì)提供理論依據(jù)。

2.1 理想回波

對(duì)于窄帶雷達(dá)的“點(diǎn)”目標(biāo)，不考慮噪聲、天線掃描等影響時(shí)，其零中頻理想回波信號(hào)可表示為［3］

式中，α（t）表示相位調(diào)制后回波信號(hào)的幅度函數(shù)，θ（t）表示回波信號(hào)的相位函數(shù)，exp（·）表示信號(hào)的復(fù)數(shù)函數(shù)。該回波只含有調(diào)制的中頻信號(hào)以及目標(biāo)的多譜勒頻移，其發(fā)射的高頻成分已經(jīng)被濾除。

（1）θ（t）函數(shù)

相位函數(shù)主要是受目標(biāo)多譜勒頻率以及初始相位決定，其表達(dá)式為

式中，fd為動(dòng)目標(biāo)的多普勒頻移（當(dāng)為固定目標(biāo)時(shí)，fd取值為0），ψ為初相。

（2）α（t）函數(shù)

本文主要討論相位編碼雷達(dá)的回波信號(hào)，若不考慮雷達(dá)天線掃描因素影響，目標(biāo)回波幅度主要受編碼相位調(diào)制。當(dāng)雷達(dá)固定發(fā)射P位二相編碼時(shí)，接收的理想回波信號(hào)可表示為［4］

式中，δ（t）為單位沖激函數(shù)，τ為子脈沖寬度，P為碼元個(gè)數(shù)，kτ為編碼持續(xù)周期，Ck為特定的二進(jìn)制編碼序列｛Ck＝1，－1｝。

2.2 噪聲信號(hào)

本文設(shè)計(jì)的噪聲信號(hào)采用［0，1］上均勻分布的隨機(jī)高斯白噪聲n（t），其幅度大小An，則噪聲函數(shù)表示為

2.3 雷達(dá)定點(diǎn)監(jiān)視時(shí)目標(biāo)回波

當(dāng)雷達(dá)工作在定點(diǎn)監(jiān)視狀態(tài)時(shí)，理想目標(biāo)回波疊加了噪聲信號(hào)，雷達(dá)定點(diǎn)監(jiān)視時(shí)天線不掃描，則不考慮天線波束的影響，根據(jù)噪聲的隨機(jī)性結(jié)合式（1）～（4）可得單個(gè)目標(biāo)，信號(hào)回波的函數(shù)表達(dá)式為

式（5）中描述的是只存在單個(gè)目標(biāo)的情況，而實(shí)際環(huán)境一般都存在多個(gè)目標(biāo)，假設(shè)在多個(gè)距離門（如L個(gè)）存在目標(biāo)，此時(shí)，根據(jù)式（5）可推導(dǎo)出其函數(shù)表達(dá)式為

如式（6），L個(gè)目標(biāo)同時(shí)存在時(shí)的目標(biāo)回波信號(hào)Sd（t），myτ表示第y個(gè)目標(biāo)相對(duì)0時(shí)刻的延遲時(shí)間，y的取值范圍為［1，L－1］的整數(shù)。

對(duì)式（6）通過I、Q正交解調(diào)后，得I、Q分量信號(hào)，其中I分量和Q分量函數(shù)表達(dá)式分別為

2.4 雷達(dá)天線掃描時(shí)目標(biāo)回波

（1）天線波束方向信號(hào)

雷達(dá)天線按一定角速度掃描時(shí)，其波束方向可通過天線方向性圖描述，其包絡(luò)函數(shù)可用辛克函數(shù)近似表示［5］：

其中：

其中，θ0為零功率波束寬度，θ表示天線的方向角度。

（2）雷達(dá)天線掃描時(shí)目標(biāo)回波

雷達(dá)天線掃描運(yùn)動(dòng)時(shí)，回波信號(hào)受波束方向信號(hào)調(diào)制，根據(jù)式（7）～（9），其函數(shù)表達(dá)式可表示為

3 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)

3.1 系統(tǒng)原理框圖

根據(jù)理論推導(dǎo)（10），采用如圖1所示的原理框圖實(shí)現(xiàn)該目標(biāo)器系統(tǒng)，首先按照脈沖重復(fù)周期，根據(jù)給定的二相編碼碼元（Ck）調(diào)制初始化信號(hào)產(chǎn)生寬帶初始碼元信號(hào)，然后利用目標(biāo)多譜勒信號(hào)進(jìn)行調(diào)制，對(duì)調(diào)制信號(hào)疊加隨機(jī)噪聲，最后利用波束方向信號(hào)調(diào)制后輸出作為模擬的目標(biāo)回波信號(hào)。初始化信號(hào)為單個(gè)目標(biāo)的最大幅度；多普勒信號(hào)是I、Q正交的正弦波；噪聲是利用24位m序列偽隨機(jī)碼產(chǎn)生的偽隨機(jī)噪聲；波束方向信號(hào)根據(jù)設(shè)計(jì)的天線方向函數(shù)生成并通過DDWS方法實(shí)現(xiàn)。

圖1 系統(tǒng)框圖Fig.1 System block diagram

3.2 硬件電路設(shè)計(jì)

該目標(biāo)模擬器采用FPGA作為核心處理與控制芯片，充分發(fā)揮FPGA芯片的并行處理能力。該目標(biāo)模擬器采用型號(hào)為EP2C35的FPGA芯片實(shí)現(xiàn)，把多個(gè)功能模塊整合在EP2C35芯片內(nèi)，減少了外圍電路的復(fù)雜程度，降低了設(shè)計(jì)難度，同時(shí)也提高了系統(tǒng)靈活性。FPGA內(nèi)部主要包含噪聲模塊、I、Q正交模塊、初始碼元模塊、波束指向模塊、譯碼模塊和控制模塊，具體見圖2。

圖2 硬件電路框圖Fig.2 Hardware circuit diagram

該系統(tǒng)所需要的外部信號(hào)極少，只需要雷達(dá)數(shù)字信號(hào)處理機(jī)給出一個(gè)觸發(fā)信號(hào)以及同步時(shí)鐘。其工作原理如下：

FPGA在同步時(shí)鐘控制下工作，當(dāng)收到觸發(fā)信號(hào)后，控制模塊根據(jù)預(yù)先設(shè)計(jì)的指令同時(shí)控制噪聲模塊、I、Q正交模塊、初始碼元模塊、波束指向模塊并行工作，生成相應(yīng)的數(shù)據(jù)，并按照預(yù)定的周期和時(shí)序控制數(shù)據(jù)的輸出，同時(shí)實(shí)時(shí)接收譯碼模塊數(shù)據(jù)改變系統(tǒng)工作狀態(tài)。

初始碼元模塊根據(jù)二相碼碼元Ck產(chǎn)生目標(biāo)回波的數(shù)字編碼信息，通過D／A（AD9765）轉(zhuǎn)換成模擬信號(hào)得到初始碼元信號(hào)；I、Q正交模塊產(chǎn)生I、Q正交數(shù)據(jù)，通過D／A（AD7547）轉(zhuǎn)換成模擬信號(hào)得到I、Q兩路多普勒信號(hào)；波束指向模塊根據(jù)式（9）生成數(shù)據(jù)，通過D／A（DA0803）轉(zhuǎn)換成模擬信號(hào)得到波束方向信號(hào)；噪聲模塊產(chǎn)生的偽隨機(jī)噪聲通過調(diào)理、濾波后獲得所需帶寬內(nèi)的噪聲信號(hào)。譯碼模塊主要是對(duì)鍵盤指令譯碼并向控制模塊傳送指令實(shí)現(xiàn)系統(tǒng)工作狀態(tài)的更改。

調(diào)制器1和調(diào)制器2利用初始碼元信號(hào)作為載波和I、Q多普勒信號(hào)進(jìn)行調(diào)制并濾波得到I、Q兩路中頻信號(hào)，該信號(hào)與噪聲信號(hào)相加后分別通過調(diào)制器3、調(diào)制器4和波束方向信號(hào)調(diào)制，最后通過濾波器完成低通濾波獲得兩路回波I、Q信號(hào)。

3.3 關(guān)鍵電路模塊實(shí)現(xiàn)

3.3.1 信號(hào)調(diào)制器

從圖2中可以知道，回波的幅度被天線方向圖以及編碼調(diào)制，相位被目標(biāo)的多譜勒頻率調(diào)制，因此在該系統(tǒng)中調(diào)制器的設(shè)計(jì)尤為關(guān)鍵。具體硬件電路采用MC1596芯片完成，設(shè)計(jì)的信號(hào)調(diào)制器的主要指標(biāo)要求見表1。

表1 信號(hào)調(diào)制器主要技術(shù)指標(biāo)Table 1 The main technical indicators of the sig nal modulator

3.3.2 多普勒I、Q信號(hào)的產(chǎn)生

I、Q信號(hào)由FPGA控制AD9765產(chǎn)生。AD7547是雙路12 b并口數(shù)模轉(zhuǎn)換器，控制邏輯和時(shí)序簡(jiǎn)單，首先利用計(jì)算機(jī)生成256點(diǎn)sinθ和cosθ數(shù)據(jù)，采用2 048進(jìn)行量化取整，然后把量化后的sinθ和cosθ數(shù)據(jù)存儲(chǔ)在FPGA的ROM中，并且按照AD7547的控制時(shí)序把ROM中數(shù)據(jù)輸出至AD7547完成模數(shù)轉(zhuǎn)換，信號(hào)低通濾波后得到I、Q正交正弦信號(hào)。由于數(shù)據(jù)輸出至AD7547的間隔周期決定了產(chǎn)生正弦信號(hào)的周期（或頻率），所以需要根據(jù)系統(tǒng)對(duì)正弦波頻率的要求計(jì)算EP2C35輸出數(shù)據(jù)的內(nèi)部控制時(shí)鐘頻率。

3.3.3 碼元信號(hào)產(chǎn)生

碼元信號(hào)由FPGA控制AD9765產(chǎn)生。AD9765是12 b并口高速數(shù)模轉(zhuǎn)換器，控制簡(jiǎn)單易于實(shí)現(xiàn)。先把二相碼序列存儲(chǔ)在ROM中，根據(jù)要求的模擬目標(biāo)數(shù)以及目標(biāo)位置計(jì)算初始碼元信號(hào)，然后利用FPGA按照AD9765的控制時(shí)序把碼元信號(hào)數(shù)據(jù)輸出，最后對(duì)AD9765輸出的模擬信號(hào)濾波后獲得所需要的初始碼元信號(hào)u（t）。產(chǎn)生初始碼元信號(hào)的步驟如下。

步驟2：根據(jù)系統(tǒng)要求的最多目標(biāo)個(gè)數(shù)計(jì)算出碼元幅度數(shù)值（Vma）。

圖3為初始碼元信號(hào)波形示意圖，P表示碼元個(gè)數(shù)，T為脈沖重復(fù)周期，其值表示碼元信號(hào)的幅度，存在多（i）個(gè)目標(biāo)的回波信號(hào)時(shí)，所有目標(biāo)回波有可能存在重疊部分，為了確保信號(hào)累加時(shí)不溢出，必須表示取整）。

圖3 初始碼元信號(hào)波形示意圖Fig.3 Initial symbol signal waveform diagram

步驟3：根據(jù)系統(tǒng)要求的最多目標(biāo)個(gè)數(shù)以及各個(gè)目標(biāo)所處的距離，設(shè)計(jì)各個(gè)目標(biāo)碼元信號(hào)相對(duì)0時(shí)刻的延遲時(shí)間。

圖4為初始碼元模塊框圖，初始碼元模塊中的TD控制器接收到外部指令后，首先進(jìn)行邏輯運(yùn)算，然后根據(jù)運(yùn)算結(jié)果控制相應(yīng)目標(biāo)的延遲時(shí)間以及控制相應(yīng)選通開關(guān)打開（默認(rèn)為關(guān)斷狀態(tài)），被選通的目標(biāo)信號(hào)進(jìn)入累加器完成求和運(yùn)算，產(chǎn)生如圖3所示的初始碼元信號(hào)，最后由控制模塊按照AD9765特定的時(shí)序輸出信號(hào)。外部指令由控制模塊發(fā)出其主要內(nèi)容包含需要產(chǎn)生幾個(gè)目標(biāo)以及各個(gè)目標(biāo)的相對(duì)距離（延遲時(shí)間），圖4中目標(biāo)1至目標(biāo)i模塊完全一致，都是存在一個(gè)延遲時(shí)間（TD）為0的二相編碼信號(hào)，為方便目標(biāo)模擬仿真，一般情況下延遲時(shí)間取碼元寬度τ的整數(shù)倍。

3.3.4 波束方向信號(hào)

根據(jù)式（9）計(jì)算天線方向函數(shù)波形數(shù)據(jù)，存儲(chǔ)在FPGA的ROM中，按照固定的周期和時(shí)序輸出至DA0803，經(jīng)過濾波、放大等處理后獲得波束方向信號(hào)。

3.3.5 噪聲信號(hào)

本系統(tǒng)要求的噪聲信號(hào)利用隨機(jī)偽噪聲技術(shù)產(chǎn)生。隨機(jī)偽噪聲信號(hào)的產(chǎn)生根據(jù)x24＋x7＋x2＋1多項(xiàng)式（24位本原多項(xiàng)式），通過FPGA硬件實(shí)現(xiàn)，然后對(duì)產(chǎn)生的偽噪聲編碼信號(hào)進(jìn)行低通濾波則獲得所需的噪聲信號(hào)。

4 實(shí)驗(yàn)結(jié)果分析

實(shí)驗(yàn)條件設(shè)置如下：脈沖重復(fù)周期200μs，子脈沖寬度0.2μs；二相編碼Ck采用13位巴克碼（1，1，1，1，1，－1，－1，1，1，－1，1，－1，1）；一個(gè)固定目標(biāo)的位置在50μs（第250個(gè)距離門）處，信號(hào)增益為1；一個(gè)動(dòng)目標(biāo)的位置在150μs（第750個(gè)距離門）處，信號(hào)增益為2；多普勒頻率為1 500 Hz；回波脈沖串?dāng)?shù)為64，雷達(dá)定點(diǎn)監(jiān)視時(shí)I、Q分量信號(hào)波形如圖5所示。

圖5 定點(diǎn)監(jiān)視時(shí)目標(biāo)回波圖Fig.5 Sentinel surveillance target echo

當(dāng)天線的零功率波速寬度θ0為30°，雷達(dá)天線掃描狀態(tài)時(shí)I、Q路信號(hào)波形如圖6所示。

圖6 天線掃描時(shí)目標(biāo)回波圖Fig.6 Antenna scan target echo

從圖6中容易看出在雷達(dá)天線掃描過程中，當(dāng)天線對(duì)準(zhǔn)目標(biāo)時(shí)，產(chǎn)生目標(biāo)回波信號(hào)，在其他方位僅存在噪聲信號(hào)，這與實(shí)際情況相符。

5 結(jié)論

該系統(tǒng)為雷達(dá)中頻信號(hào)模擬提供了一個(gè)很好的解決方案，設(shè)計(jì)的目標(biāo)模擬器已經(jīng)在某型號(hào)脈沖壓縮雷達(dá)研制過程中使用，為雷達(dá)系統(tǒng)的信號(hào)處理機(jī)驗(yàn)證動(dòng)目標(biāo)檢測(cè)、多目標(biāo)干擾、目標(biāo)方位點(diǎn)跡凝聚等算法提供了支持。該目標(biāo)模擬器也還存在一些缺點(diǎn)：模擬目標(biāo)的最多個(gè)數(shù)需要在設(shè)計(jì)時(shí)確定，在運(yùn)行過程中不能更改，需要重新編寫FPGA內(nèi)部的程序?qū)崿F(xiàn)，這將在今后進(jìn)一步改進(jìn)，能夠不限制目標(biāo)個(gè)數(shù)（資源滿足的情況下）利用算法自動(dòng)完成初始碼元信號(hào)生成。

［1］向道樸，黎向陽，孟憲海.一種通用雷達(dá)回波模擬器的設(shè)計(jì)與實(shí)現(xiàn)［J］.現(xiàn)代雷達(dá)，2007，29（10）：84－86. XIANG Dao-pu，LI Xiang-yang，MENG Xian-hai.Design and Implementation of a General Digital Radar Echo Simulator［J］.Modern Radar，2007，29（10）：84－86.（in Chinese）

［2］熊興中，汪學(xué)剛.基于USB2.0協(xié)議的雷達(dá)回波模擬器設(shè)計(jì)［J］.現(xiàn)代雷達(dá)，2006，28（11）：48－50. XIONG Xing-zhong，WANG Xue-gang.Design of Radar System Simulation Based on USB2.0 Protocol［J］.Modern Radar，2006，28（11）：48－50.（in Chinese）

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［5］丁鷺飛，耿富錄.雷達(dá)原理［M］.3版.西安：西安電子科技大學(xué)出版社，2002：201. DING Lu-fei，GENG Fu-lu.Radar Principles［M］.3rd ed. Xi′an：Xidian University Press，2002：201.（in Chinese）

LIU Jing-xing was born in Sanming，F(xiàn)ujian Province，in 1982.He is now a senior engineer.His research concerns ground surveillance radar，signal processing and embedded systems analysis，design.

Email：liujingxing523＠163.com

葉春令（1962—），男，福建三明人，工程師，主要研究方向?yàn)榈孛胬走_(dá)系統(tǒng)分析與光電結(jié)合系統(tǒng)總體設(shè)計(jì)；

YE Chun-ling was born in Sanming，F(xiàn)ujian Province，in 1962. He is now an engineer.His research concerns ground radar system analysis and photoelectric integration system design.

王華（1981—），女，陜西西安人，2004年獲學(xué)士學(xué)位，現(xiàn)為工程師，主要研究方向?yàn)榈孛胬走_(dá)伺服控制及電路設(shè)計(jì)。

W ANG Hua was born in Xi′an，Shaanxi Province，in 1981.She received the B.S.degree in 2004.She is now an engineer.Her research concerns ground radar servo control systems and circuit design.

Design of a Pulse-Compress Radar Target Simulator Based on FPGA

LIU Jing-xing，YE Chun-ling，WANG Hua
（State-owned No.8450 Factory，Sanming 365001，China）

A target simulator has great significance in development and production process of radar，for it can not only speed up the progress of the project development，but also reduce the cost of research and experiment.The simulator descriked in this paper is mainly designed for pulse-compress radars.Through radar echo IF signal simulation，the simulator is achieved by FPGA technology，which is featured by simple design，conveniency，low cost，etc.In this paper，firstly，according to system requirements，a mathematical model of the two-phase code PC radar target echo signal is established，and radar antenna scan-status is simulated by using SINC function；then，the design solution based on FPGA and the implementation method of the main module are given；finally，the conclusion that the design is feasible is given，at the same time，the improvements in the future are pointed out.

pulse-compress radar；radar echo；IF signal；target simulator

date：2013－04－08；Revised date：2013－07－10

??通訊作者：liujingxing523＠163.comCorresponding author：liujingxing523＠163.com

TN955

A

1001－893X（2013）09－1238－05

劉敬興（1982—），男，福建三明人，2004年獲學(xué)士學(xué)位，現(xiàn)為高級(jí)工程師，主要研究方向?yàn)榈孛鎮(zhèn)刹炖走_(dá)總體、信號(hào)處理和嵌入式系統(tǒng)分析、設(shè)計(jì)；

10.3969／j.issn.1001－893x.2013.09.023

2013－04－08；

2013－07－10