部分耗盡SOI ESD 保護(hù)電路的研究

湯仙明，韓鄭生

(1.杭州士蘭微電子股份有限公司，杭州310012;2.中國(guó)科學(xué)院微電子研究所，北京100029)

SOI(Silicon－On－Insulator，絕緣襯底上的硅)技術(shù)是在頂層硅和背襯底之間引入了一層埋氧化層。SOI技術(shù)與體硅技術(shù)相比具有很多優(yōu)點(diǎn):全介質(zhì)隔離;無(wú)閂鎖效應(yīng);源、漏寄生電容小;易于形成淺結(jié);工藝更為簡(jiǎn)單;較好地抑制短溝道效應(yīng);低壓低功耗［1］。

然而隨著SOI 技術(shù)的快速發(fā)展，以前不被人重視的SOI 電路的ESD(Electrostatic Discharge，靜電放電)保護(hù)問(wèn)題，逐漸成為SOI 電路廣泛應(yīng)用的一個(gè)主要障礙［2－3］。由于SOI 技術(shù)的器件是被埋氧隔離層和LOCOS 場(chǎng)氧隔離層包圍，它們都是熱的不良導(dǎo)體。在靜電放電時(shí)產(chǎn)生大量的熱很難耗散出去，導(dǎo)致SOI 器件比體硅器件更容易失效，因此SOI 電路的ESD 保護(hù)問(wèn)題要比體硅更為嚴(yán)重。

1 SOI ESD 保護(hù)電路設(shè)計(jì)

部分耗盡CMOS/SOI 的ESD 機(jī)理和體硅CMOS的差別很大，一般不能直接將體硅的ESD 結(jié)構(gòu)直接移植到SOI 上來(lái)，但是二者ESD 保護(hù)電路的基本形式是類(lèi)似的，如圖1 所示都是由限流電阻，保護(hù)二極管和用于瞬間脈沖電壓放電的電火花隙結(jié)構(gòu)組成的。

圖1 ESD 保護(hù)電路的基本形式

SOI 和體硅的最主要的區(qū)別在于保護(hù)二極管的結(jié)構(gòu)不同，在體硅技術(shù)中常用擴(kuò)散平面結(jié)來(lái)做保護(hù)二極管，此時(shí)二極管的結(jié)面積為底面平面結(jié)加上四周側(cè)面結(jié);而薄膜SOI，硅膜是耗盡的，PN 結(jié)是橫向側(cè)面結(jié)。因此在SOI 工藝中，如果按照體硅工藝制作ESD保護(hù)二極管，將是任何SOI 電路難以承受的［4］。

因此采用柵控二極管［2，4－5］作為保護(hù)二極管，柵控二極管的結(jié)構(gòu)如圖2 所示，它是一種不定向工作雙極型絕緣柵橫向晶體管(Lubistor)。

圖2 柵控二極管的結(jié)構(gòu)示意圖

這種器件具有三極管特性并可以傳輸高達(dá)105A/cm2的電流密度［1］。正是由于柵控二極管很高的電流驅(qū)動(dòng)能力，所以被用作SOI ESD 保護(hù)二極管。

我們?cè)谠O(shè)計(jì)中為了抑制邊緣漏電和增加結(jié)面積，柵控二極管采用了環(huán)形柵結(jié)構(gòu)［7］，即p+注入的源/漏在環(huán)柵結(jié)構(gòu)的外部，n+注入的源/漏在環(huán)柵結(jié)構(gòu)的內(nèi)部，如圖3 所示。限流電阻我們選用的是P+有源區(qū)電阻和多晶硅電阻，電火花隙采用的是多晶硅梳狀放電柵［6］。

圖3 柵控二極管的版圖

2 實(shí)驗(yàn)

采用SIMOX 和Smart－Cut 兩種SOI 材料，工藝上與標(biāo)準(zhǔn)的1.2 μm 部分耗盡CMOS/SOI 工藝兼容。LOCOS 場(chǎng)氧隔離:SIMOX 基片采用傳統(tǒng)的LOCOS 隔離，Smart－Cut 基片采用兩步LOCOS 隔離;采用雙柵結(jié)構(gòu):NMOS 采用N+多晶硅柵，PMOS 采用P+多晶硅柵;柵氧厚度為20 nm;溝道摻雜采用深淺兩次注入;采用LDD 結(jié)構(gòu);以及Ti 自對(duì)準(zhǔn)硅化物工藝。

ESD 實(shí)驗(yàn)是在宜碩科技(上海)有限公司做的，人體 放 電 模 型(HBM)［8］是 采 用MIL－STD－883C method 3015.7 工業(yè)標(biāo)準(zhǔn)，機(jī)器放電模型(MM)是采用EIAJ－IC－121 method 20 工業(yè)標(biāo)準(zhǔn)。靜電放電失效判斷采用相對(duì)I－V 漂移即當(dāng)IC 被ESD 測(cè)試后，自輸入/輸出管腳看進(jìn)IC 內(nèi)部的I－V 特性曲線(xiàn)漂移量在30%就判定該器件已被ESD 所損壞了。

3 結(jié)果和分析

3.1 初始硅膜厚度的影響

柵控二極管PN 結(jié)是橫向側(cè)面結(jié)，因此SOI 材料初始硅膜厚度對(duì)保護(hù)電路的抗ESD 能力影響很大，初始硅膜厚度的增加能在很大程度上增加結(jié)面積和電流驅(qū)動(dòng)能力，進(jìn)而提高保護(hù)電路的抗ESD 能力。

表1 初始硅膜厚度對(duì)ESD 失效閾值電壓的影響

表1 給出了L=6 μm，W=200 μm，帶火花隙結(jié)構(gòu)的保護(hù)電路在不同硅膜厚度下ESD 失效閾值電壓，可以看到隨著初始硅膜厚度的增加保護(hù)電路的抗ESD 性能有了顯著增加。初始硅膜厚度為190 nm 和260 nm 是SIMOX 材料，340 nm 是Smart－Cut材料，后面如果沒(méi)有特別說(shuō)明，都是采用的190 nm的SIMOX 材料。

3.2 溝道寬度的影響

在體硅器件中，增加保護(hù)二極管的溝道寬度，保護(hù)電路的抗ESD 性能會(huì)相應(yīng)的改善。在SOI 中，也可以通過(guò)增加溝道寬度的方法來(lái)提高保護(hù)電路的ESD 失效閾值電壓。

表2 溝道寬度和ESD 失效閾值電壓的關(guān)系

表2 給出了L=6 μm 的保護(hù)電路不同溝道寬度和ESD 失效閾值電壓的關(guān)系，可以看到隨著溝道長(zhǎng)寬的增加，器件的抗ESD 性能有明顯的增加。

由于采用的是多指結(jié)構(gòu)，多指的長(zhǎng)度和數(shù)量也會(huì)影響到器件的抗ESD 能力，同樣是2－finger 結(jié)構(gòu)300 μm 的器件比200 μm 的器件抗ESD 能力提高了將近一倍，而4－finger 結(jié)構(gòu)的400 μm 的器件和2－finger 結(jié)構(gòu)的300 μm 的器件抗ESD 能力是一樣的，原因是多指器件在ESD 放電情下，會(huì)發(fā)生不均勻?qū)ǖ那闆r，通常只有2 ～3 支finger 會(huì)先導(dǎo)通而其他的finger 沒(méi)有起到泄放電流的作用。但是版圖布局和面積考慮又都不允許finger 做的太長(zhǎng)，因此設(shè)計(jì)時(shí)需要在這兩方面折中考慮。

3.3 溝道長(zhǎng)度的影響

不同的溝道長(zhǎng)度對(duì)保護(hù)電路的抗ESD 性能也會(huì)有影響。在1.2 μm 部分耗盡CMOS/SOI 工藝下隨著溝道長(zhǎng)度的減小，保護(hù)電路的抗ESD 性能會(huì)有一定的退化。表3 給出了W=200 μm 的保護(hù)電路不同溝道長(zhǎng)度的ESD 失效閾值電壓。

表3 溝道長(zhǎng)度和ESD 失效閾值電壓的關(guān)系

3.4 限流電阻的影響

電阻具有阻擋電流的能力，因此經(jīng)常與其它器件共同使用以提升該器件的ESD 耐受能力。限流電阻可以是擴(kuò)散電阻或者多晶硅電阻。

表4 限流電阻的影響

表4 給出了限流電阻對(duì)保護(hù)電路抗ESD 性能的影響，其中它們的保護(hù)二極管尺寸都是一樣的(L=3 μm;W=200 μm)。在版圖設(shè)計(jì)時(shí)，P1、P2 和A1、A2大小分別相同，只是P2、A2 要比P1、A1 窄很多，因此P2、A2 電阻阻值要比P1、A1 大很多。由于存在硅化物工藝，使得無(wú)論是多晶電阻還是P+有源區(qū)電阻都比沒(méi)有做硅化物的要小的多，經(jīng)過(guò)測(cè)試得到多晶硅電阻P1 阻值為50 Ω 左右，P2 為150 Ω 左右。

人體放電模型(HBM)和機(jī)器模型(MM)是兩種不同的靜電放電模型，它們的區(qū)別MM 放電時(shí)間更短，電流更大。200 V MM 的放電峰值電流為4 A，而2 kV HBM 的放電峰值電流只有1.33 A。

對(duì)于HBM 放電模型，寬的電阻P1、A1 要比窄的電阻P2、A2 抗ESD 性能要好。主要可能是因?yàn)樵谙嗤墓β?，窄的電阻要比寬度更容易被燒毀。在HBM ESD 電流泄放時(shí)，在保護(hù)二極管失效以前，窄的限流電阻就已經(jīng)燒毀了;

而對(duì)于MM 放電模型情況恰恰相反，電阻大的情況抗ESD 性能要比電阻小的都要好。主要可能是因?yàn)樵贛M ESD 電流泄放時(shí)，功率并不是很大，但是電流比較大。寬的電阻P1、A1 阻值比較小，使得流過(guò)柵控二極管的電流比較多，過(guò)電流柵控二極管在電阻燒毀之前就的熱致二次擊穿。

如果限流電阻后面的柵控二極管用L = 6 μm，W=200 μm 代替L=3 μm，W=200 μm，則可以提高保護(hù)電路抗MM ESD 的能力。

表5 相同限流電阻與不同柵控二極管組合的保護(hù)電路的ESD 失效閾值電壓

從表5 中可以看出，對(duì)于人體放電模型HBM，P+電阻加L=6 μm 柵控二極管組合的抗ESD 能力和P+電阻加L=3 μm 柵控二極管組合抗ESD 能力幾乎相同;然而對(duì)于機(jī)器放電模型MM 來(lái)說(shuō)，P+電阻加L=6 μm 柵控二極管組合的抗ESD 能力(350V)要比P+電阻加L=3 μm 柵控二極管組合(100 V)高很多，這個(gè)結(jié)論對(duì)多晶硅電阻也適用。

造成這種情況的原因可能是，L=6 μm 的柵控二極管能承受二次崩潰電流(It2)要比L=3 μm 的柵控二極管的大。相同的電阻具有相同的限制電流的作用，對(duì)于人體放電模型HBM，由于放電電流比較小，在電阻燒壞之前，限流電阻限制的放電電流它們倆都能承受，因此保護(hù)電路能力取決于電阻的抗ESD 能力。

然而對(duì)于機(jī)器放電模型，由于放電電流比較大，限流電阻限制的放電電流，L=3 μm 的柵控二極管不能承受而L=6 μm 的柵控二極管可以承受，因此保護(hù)電路能力取決于柵控二極管的抗ESD 能力。

3.5 電火花隙的影響

由于SOI 器件能量耗散的能力較體硅器件差，因此在保護(hù)電路中加入用于瞬間脈沖電壓放電的電火花隙結(jié)構(gòu)，以減少保護(hù)電路中其它器件的能量耗散。L=6 μm;W=200 μm 的保護(hù)電路在沒(méi)有電火花隙結(jié)構(gòu)的情況下的抗HBM ESD 能力僅有1.50 kV 左右，而加上電火花隙結(jié)構(gòu)之后抗ESD 能力能夠提高到2.00 kV 左右。

4 結(jié)論

本文針對(duì)SOI 電路抗ESD 能力要比體硅差的缺點(diǎn)，設(shè)計(jì)一種適用于SOI 材料的柵控二極管結(jié)構(gòu)的保護(hù)電路。通過(guò)實(shí)驗(yàn)研究了影響保護(hù)電路抗ESD 性能的主要因素:SOI 材料、柵控二極管的溝道長(zhǎng)度和溝道寬度，限流電阻以及電火花隙結(jié)構(gòu)等，發(fā)現(xiàn)綜合考慮這些因素之后，也能夠獲得讓人可以接受的抗ESD性能，而且并不需要增加額外的工藝步驟和掩膜版。

［1］ Colinge J P.Silicon－on－Insulator Technology:Materials to VLSL［M］.Boston:Kluwer Academic Publishers，1991.

［2］ Voldman S，Hui D，Warriner L，et al.Electrostatic Discharge(ESD)Protection in Silicon－on－Insulator(SOI)CMOS Technology with Aluminum and Copper Interconnects in Advanced Microprocessor Semiconductor Chips［C］//EOS/ESD Symp.，1999，105－115.

［3］ Voldman S，Assaderaghi F，Mandelman J，et al.Dynamic Threshold Body and Gate－Coupled SOI ESD Protection Networks［J］.Journal of Electrostatics，1998，44:239－255.

［4］ 劉文安，羅來(lái)華，趙文魁，等.TFSOI/CMOS ESD 研究［J］. 微電子學(xué)與計(jì)算機(jī)，2000，(6):36.

［5］ Voldman S，Schulz R，Howard J，et al. CMOS－on－SOI ESD Protection Networks［J］. Journal of Electrostatics，1998，42:333－350.

［6］ 劉新宇，韓鄭生，周小茵，等.CMOS/SOI 64Kb 靜態(tài)隨機(jī)存儲(chǔ)器［J］.半導(dǎo)體學(xué)報(bào)，2001，21(1):47.

［7］ 張興，石涌泉，黃敝. 高速CMOS/SOI 電路輸入保護(hù)網(wǎng)絡(luò)的優(yōu)化設(shè)計(jì)［J］.微電子學(xué)與計(jì)算機(jī)，1993，(1):41－44.

［8］ 王穎. MOS 集成電路ESD 保護(hù)技術(shù)研究［J］. 微電子技術(shù)，2002，(1):24－28.