基于FPGA具有自動(dòng)量程轉(zhuǎn)換功能的信號(hào)采集電路設(shè)計(jì)

徐承成，黃琦，張昌華

（1 電子科技大學(xué)電力系統(tǒng)廣域測(cè)量與控制四川省重點(diǎn)實(shí)驗(yàn)室， 四川成都 611731；2 電子科技大學(xué)能源科學(xué)與工程學(xué)院，四川成都 611731）

0 引言

當(dāng)被測(cè)電壓信號(hào)幅度從幾伏到幾百伏變化時(shí)，為保證測(cè)量精度，必須根據(jù)信號(hào)幅值的大小選擇合適的量程，由此提出了測(cè)試儀器的量程切換問題。傳統(tǒng)儀器采用人工換檔法，具有工作量大且不能保證換擋實(shí)時(shí)性的缺點(diǎn)，難以滿足這類測(cè)量的要求。因此，研制具有量程自動(dòng)切換功能的信號(hào)采集電路，在實(shí)際測(cè)試工作中具有重要的應(yīng)用價(jià)值。

1 系統(tǒng)構(gòu)成

信號(hào)的幅值變化范圍從幾伏到幾百伏不等，因此要按照合適的比例進(jìn)行衰減，衰減后的信號(hào)一方面經(jīng)過電壓跟隨、濾波之后輸入到A/D轉(zhuǎn)換器，由FPGA控制A/D轉(zhuǎn)換器完成信號(hào)采樣。另一方面輸入到量程判別電路，得到相應(yīng)的量程指示信號(hào)，由FPGA檢測(cè)到該信號(hào)，控制繼電器通斷實(shí)現(xiàn)量程自動(dòng)切換。本信號(hào)采集電路系統(tǒng)框圖如圖 1 所示。

圖 1 系統(tǒng)框圖

由以上分析可知，本信號(hào)采集電路設(shè)計(jì)的核心內(nèi)容是：依據(jù)信號(hào)的變化范圍選用恰當(dāng)切換開關(guān)、使用合理的電壓衰減電路、選擇合適的AD轉(zhuǎn)換器、設(shè)計(jì)正確的量程判別電路以及FPGA控制程序等。

2 硬件電路設(shè)計(jì)

2.1 信號(hào)調(diào)理電路

信號(hào)調(diào)理電路由信號(hào)衰減電路、電壓跟隨電路、濾波電路構(gòu)成。

為防止采集電路本身對(duì)信號(hào)造成衰減，影響測(cè)量準(zhǔn)確度，采集電路必須要求高輸入阻抗。本采集電路分壓電阻網(wǎng)絡(luò)由9 MΩ、900 kΩ、90 kΩ、10 kΩ，精度為0.1%的電阻串聯(lián)組成，輸入阻抗達(dá)到10 MΩ。該分壓電阻網(wǎng)絡(luò)實(shí)現(xiàn)了對(duì)信號(hào)1、1/10、1/100、1/1000倍衰減。衰減后的信號(hào)經(jīng)電壓跟隨、濾波后輸出。選用歐姆龍的G3VM-601BY-EY光控繼電器作為切換開關(guān)，其交流最大輸入可達(dá)到600 Vp，隔離電壓5 kV，響應(yīng)時(shí)間約為1.2 ms。為防止信號(hào)由低向高跳變瞬間開關(guān)未能及時(shí)動(dòng)作而造成對(duì)后級(jí)電路的損壞，本設(shè)計(jì)采用穩(wěn)壓二極管電路進(jìn)行正負(fù)雙向穩(wěn)壓，起到運(yùn)算放大器輸入保護(hù)作用。電路如圖 2所示。

圖 2 信號(hào)調(diào)理電路

2.2 量程判別電路

普通萬用表的測(cè)量電路一般用平均值或有效值電路進(jìn)行AC/DC轉(zhuǎn)換，得到信號(hào)的平均值或交流有效值，以此作為量程判斷依據(jù)，電路簡(jiǎn)單、成本較低。此類判別對(duì)不失真的正弦信號(hào)具有良好的識(shí)別性能，但是當(dāng)輸入三角波、方波等非正弦信號(hào)，或正弦信號(hào)發(fā)生畸變、嚴(yán)重失真時(shí)，效果并不理想。雖然信號(hào)的有效值仍處于當(dāng)前量程，但其幅度的最大值可能已經(jīng)超出當(dāng)前量程上限，因此會(huì)出現(xiàn)誤判，導(dǎo)致量程開關(guān)不能正確動(dòng)作，從而影響測(cè)量的準(zhǔn)確性。

為了彌補(bǔ)以上缺點(diǎn)，本采集電路采用被測(cè)信號(hào)的幅值的絕對(duì)值作為量程判斷標(biāo)準(zhǔn)。當(dāng)輸入信號(hào)由低變高時(shí)，電路必須快速跟隨其峰值變化，及時(shí)切換至合適的大量程檔位，然而當(dāng)信號(hào)減小時(shí)，電路會(huì)將其峰值保持一定時(shí)間，這樣可以避免由于開關(guān)反復(fù)動(dòng)作造成錯(cuò)誤測(cè)量。

量程判別電路由絕對(duì)值電路、峰值保持電路、電壓比較電路組成。

2.2.1 絕對(duì)值電路

調(diào)理電路輸出的信號(hào)輸入到絕對(duì)值電路，其輸出即為輸入信號(hào)的絕對(duì)值。絕對(duì)值電路如圖 3所示。

圖3 絕對(duì)值電路

U1構(gòu)成電壓跟隨器，U2、R1、R2、R3組成反相放大器，令R1=R2=2R3，則其放大倍數(shù)為-1，U3構(gòu)成正向電壓跟隨器。若輸入信號(hào)為正，則經(jīng)反相放大后，由于D1反向截止，無法輸出，而經(jīng)由U3、D2構(gòu)成的電壓跟隨器輸出。反之，輸入的負(fù)信號(hào)可以經(jīng)反相放大器反相輸出，而不能經(jīng)電壓跟隨器輸出。因此，電路最終輸出為輸入信號(hào)的絕對(duì)值。

2.2.2 峰值保持電路

絕對(duì)值電路輸出的信號(hào)經(jīng)峰值保持電路進(jìn)行峰值采樣保持。無論信號(hào)是否為周期信號(hào)，只要其頻率在峰值保持電路響應(yīng)范圍內(nèi)且保持幅度穩(wěn)定，峰值保持電路都會(huì)輸出恒定的直流電壓，即信號(hào)峰值。因此以該電路輸出作為量程判斷依據(jù)效果十分理想，不但能正確識(shí)別信號(hào)量程，而且由于判別標(biāo)準(zhǔn)電壓穩(wěn)定，不易造成繼電器的誤動(dòng)作。峰值保持電路如圖 4所示。

圖4 峰值保持電路

U1、U2、R1、C1、R2組成峰值采樣電路。R3、C2、U3組成電壓保持電路。設(shè)電路已達(dá)到穩(wěn)定狀態(tài)，當(dāng)輸入信號(hào)增大時(shí)，即輸入比較器U1反相端電壓大于其正相端電壓，U1輸出為負(fù)，U2輸出為正，由于C1的積分作用，U2輸出呈上升趨勢(shì)。同時(shí)U2輸出反饋到U1同相輸入端，與輸入信號(hào)重新比較，直至與輸入信號(hào)大小相同時(shí)，U2輸出重新達(dá)到動(dòng)態(tài)穩(wěn)定狀態(tài)，從而實(shí)現(xiàn)了信號(hào)的峰值采樣。峰值信號(hào)經(jīng)電壓保持電路輸出，從而電路實(shí)現(xiàn)了信號(hào)峰值采樣保持功能。

2.2.3 電壓比較電路

峰值保持電路輸出的幅值進(jìn)入比較器分別與兩基準(zhǔn)電壓進(jìn)行比較，產(chǎn)生超量程、欠量程信號(hào)，由控制器檢測(cè)到該信號(hào)，進(jìn)行繼電器開關(guān)動(dòng)作，切換至合適的量程。本采集電路根據(jù)A/D的量程設(shè)計(jì)兩路基準(zhǔn)電壓分別為2 V、0.2 V，分別表示超量程、欠量程電壓限。具體電路如圖 5所示。

圖5 比較器電路

2.3 A/D轉(zhuǎn)換電路

選擇使用ADS8323作為采集電路的A/D轉(zhuǎn)換器。電路如圖 6所示。

圖6 A/D轉(zhuǎn)換電路

3 控制程序設(shè)計(jì)

本采集電路數(shù)字控制主要包括量程信號(hào)識(shí)別、量程選擇開關(guān)控制、A/D驅(qū)動(dòng)控制等功能。

3.1 量程信號(hào)識(shí)別

量程指示信號(hào)由兩路比較器輸出。2 V基準(zhǔn)電壓表示當(dāng)前量程上限，0.2 V基準(zhǔn)電壓表示當(dāng)前量程下限。以圖 5中S2作為高位信號(hào)，則當(dāng)比較器輸出編碼為01時(shí)，說明此時(shí)量程處于合適檔位，不需進(jìn)行任何量程開關(guān)動(dòng)作；當(dāng)編碼為11時(shí)，表示信號(hào)超出當(dāng)前量程上限，需要切換至較大量程；當(dāng)編碼為00時(shí)，表示信號(hào)低于當(dāng)前量程下限，需要切換至較小量程。FPGA通過檢測(cè)該編碼進(jìn)行量程檔位識(shí)別。

3.2 量程切換控制

本系統(tǒng)測(cè)量的有效值為0～300 V、直流偏置為-40 V～+40 V的交流信號(hào)。留有一定裕量，設(shè)計(jì)最大量程為500 Vp。A/D測(cè)量信號(hào)范圍設(shè)為-2.5 V～+2.5 V，留有一定裕量，設(shè)計(jì)實(shí)際轉(zhuǎn)換電壓范圍為-2 V～+2 V，因此量程檔位分為0 V～2 V、2 V～20 V、20 V～200 V、200 V～500 V。FPGA控制引腳輸出為“1”時(shí)，繼電器導(dǎo)通，輸出為“0”時(shí)，繼電器斷開。設(shè)定最大量程開關(guān)閉合時(shí)對(duì)應(yīng)的邏輯編碼為“1000”，最小量程開關(guān)閉合時(shí)對(duì)應(yīng)的邏輯編碼為“0001”。邏輯狀態(tài)轉(zhuǎn)換圖如圖 7 所示。

圖7 開關(guān)控制狀態(tài)轉(zhuǎn)換

3.3 A/D轉(zhuǎn)換控制

現(xiàn)場(chǎng)信號(hào)為50 Hz的交流信號(hào)，在工程上一般采用10倍以上采樣率對(duì)信號(hào)進(jìn)行采樣。本采集系統(tǒng)采用5 kHz采樣頻率。晶振產(chǎn)生10 MHz經(jīng)過2000分頻產(chǎn)生5 kHz的采樣周期信號(hào)。在每個(gè)采樣周期，啟動(dòng)A/D對(duì)被測(cè)信號(hào)進(jìn)行轉(zhuǎn)換，轉(zhuǎn)換結(jié)束后讀出采樣數(shù)據(jù)，讀數(shù)完畢后進(jìn)入等待狀態(tài)，準(zhǔn)備下次采樣。ADS8323控制時(shí)序圖如圖 8所示。

圖8 A/D控制時(shí)序

在每個(gè)采樣周期，首將片選信號(hào)CS置低，然后將CONVST信號(hào)置低，啟動(dòng)A/D轉(zhuǎn)換器，進(jìn)入轉(zhuǎn)換狀態(tài)。此后BUSY信號(hào)開始由低變高，表示A/D進(jìn)入忙碌狀態(tài)。然后重新將CONVST信號(hào)置高。在第17個(gè)時(shí)鐘脈沖的上升沿到來后，BUSY信號(hào)在不超過25 ns的時(shí)間內(nèi)由高變低，結(jié)束轉(zhuǎn)換過程。當(dāng)FPGA檢測(cè)到BUSY下降沿信號(hào)時(shí)，進(jìn)入讀數(shù)準(zhǔn)備狀態(tài)。隨后將片選信號(hào)CS重新置低，再將RD信號(hào)置低，經(jīng)過40ns以上的時(shí)間，A/D輸出數(shù)據(jù)穩(wěn)定，F(xiàn)PGA通過16位數(shù)據(jù)線讀入數(shù)據(jù)。讀數(shù)完畢后，將RD信號(hào)置高，再將CS信號(hào)置高并保持大于零的時(shí)間，這樣就完成了一次采樣及讀數(shù)。圖8所示信號(hào)中，CLK由外部晶振提供，最大接受頻率為10 MHz。CONVST、CS、RD均為FPGA發(fā)出的控制信號(hào)，BUSY、DB15-0為FPGA讀入信號(hào)。

4 測(cè)試效果

該信號(hào)采集電路在實(shí)際測(cè)試中，能正確對(duì)信號(hào)進(jìn)行合適的量程選擇，保證了數(shù)據(jù)測(cè)量的準(zhǔn)確性。在4個(gè)量程分別選取了一些直流偏置為0的交流電壓作為測(cè)試信號(hào)，其有效值測(cè)試效果如圖 9所示。

圖9 測(cè)試效果圖

圖9中，x軸為A/D測(cè)得數(shù)據(jù)，y軸為5位半萬用表測(cè)得數(shù)據(jù)，并以此作為標(biāo)準(zhǔn)數(shù)據(jù)。由圖可知，該擬合曲線大致分為兩段，各段線性度都較好，方程如圖所示。將測(cè)得數(shù)據(jù)代入直線方程，可對(duì)數(shù)據(jù)進(jìn)行修正，以減小顯示誤差。對(duì)該曲線進(jìn)行更細(xì)的分段線性化處理，可以進(jìn)一步提高測(cè)量的精度。

5 結(jié)論

本文設(shè)計(jì)的具有自動(dòng)量程轉(zhuǎn)換功能的信號(hào)采集電路可廣泛應(yīng)用于電壓測(cè)試儀器設(shè)計(jì)中。在實(shí)際運(yùn)行中穩(wěn)定可靠，大量測(cè)試中都未出現(xiàn)量程開關(guān)誤動(dòng)作的現(xiàn)象。針對(duì)無人監(jiān)守的場(chǎng)合，例如野外作業(yè)，測(cè)試者事先無法預(yù)知信號(hào)的大小范圍，而且信號(hào)會(huì)發(fā)生大的跳變，使用該種采集電路可自動(dòng)對(duì)信號(hào)進(jìn)行識(shí)別，保障了信號(hào)測(cè)試的實(shí)時(shí)性和準(zhǔn)確性，同時(shí)也節(jié)省了人工開支，提高測(cè)試者的工作效率。此外，F(xiàn)PGA通過通信接口電路可與主控器進(jìn)行數(shù)據(jù)傳輸，進(jìn)而擴(kuò)展數(shù)據(jù)存儲(chǔ)、波形顯示等功能。

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