基于FPGA的擴頻信號發(fā)生器的研究與設計＊

王茂林 楊合圣

（92823部隊 三亞 572021）

1 引言

近些年，隨著CMOS集成電路制作工藝的不斷成熟與發(fā)展，F(xiàn)PGA器件集成度越來越高，價格不斷下降，并以其性能高、可靠性好、以及現(xiàn)場修改、現(xiàn)場驗證、現(xiàn)場實現(xiàn)的數(shù)字系統(tǒng)單片化的應用趨勢而日益成為電子設計自動化（EDA）領域的熱門技術。特別是FPGA高速、并行的處理能力，使其能夠快速復雜地處理通信信號。

2 基本原理

擴頻信號發(fā)生器［1～3］將要發(fā)送的信息用偽隨機序列擴展到一個很寬的頻帶上去，在接受端與發(fā)射端用相同的偽隨機序列對接受到的擴頻信號進行解擴處理，恢復出原始信息。

3 總體設計方案

根據(jù)擴頻信號發(fā)生器的基本工作原理，我們給出了一套總體設計方案，如圖1所示。信號發(fā)生器主要由單片機控制系統(tǒng)、載波發(fā)生器、擴頻偽隨機碼發(fā)生器、擴頻偽碼編碼器和BPSK擴頻信號調制器組成。單片機通過邏輯接口對頻率合成器、信息碼、偽碼發(fā)生器進行控制。偽隨機碼［4］由載波頻率分頻得到，信息碼與偽隨機碼進行擴頻調制。頻率合成器產(chǎn)生的正弦波與擴頻偽隨機碼進行二進制移相鍵控調制，調制后的數(shù)字信號轉化為模擬信號后通過濾波器輸出給發(fā)射機。

圖1 擴頻發(fā)射系統(tǒng)總體設計

其中，DDS由相位累加器、查詢表ROM和數(shù)模轉換器DAC所組成。相位累加器由A位加法器與A位寄存器組成。DDS查詢表ROM所存儲的數(shù)據(jù)是每一個相位所對應的二進制數(shù)字正弦幅值，在每個時鐘周期內(nèi)，相位累加器輸出A位對其尋址，最后輸出為該相位對應的二進制正弦幅值列表序列。數(shù)模轉換器DAC作用是將數(shù)字信號轉換成所需的模擬量信號。

4 DDS的原理圖及其各波形特點

在參考時鐘的控制下，相位累加器對對頻率控制K進行相位累加，得到的相位序列φ（n）對波形存儲器尋址，使之輸出相對應的幅度碼，經(jīng)過數(shù)模轉換器得到對應的梯形波，最后經(jīng)過低通濾波器得到連續(xù)變化的所需頻率波形。

相位序列的實現(xiàn)實際上是一個相位累加的過程，可以用相位累加器來實現(xiàn)此過程。相位累加器結構如圖2所示。

圖2 相位累加器結構圖

相位累加器具體的工作過程為：一個時鐘脈沖到來時，數(shù)字全加器將上一個時鐘周期內(nèi)寄存器所寄存的值與輸入?yún)?shù)K相加，其和存入寄存器當作相位累加器的當前相位值輸出，K為一個時鐘周期內(nèi)相位的增量。

DDS［5～7］是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫。DDS芯片中主要包括頻率控制寄存器、高速相位累加器和正弦計算器三個部分。頻率控制寄存器可以串行或并行的方式裝載并寄存用戶的頻率控制碼；相位累加器根據(jù)頻率控制碼在每個時鐘周期內(nèi)進行相位累加，得到一個相位值；正弦計算器則對相位值計算數(shù)字化正弦波幅度。DDS芯片輸出的一般是數(shù)字化正弦波，因此還需要經(jīng)過高速D／A轉換器和低通濾波器才能得到一個可用的模擬頻率信號，DDS原理如圖3所示。

圖3 波形輸出DDS原理框圖

5 BPSK 調制［8～10］

二進制移相鍵控（BPSK）方式是受鍵控的載波相位按基帶脈沖而改變的一種數(shù)字調制方式。這種以載波的不同相位直接去表示相位數(shù)字信息的相位鍵控，通常被稱為絕對移相方式。

在數(shù)學上它可以用載波與一個取值為0，1的偽隨機碼C（t）的函數(shù)的乘積來表示。載波相位隨調制信號1或0而改變，通常0°與180°。

對載波調制進行二進制相移鍵控有兩種方法：直接調相法和相位選擇法。直接調相法是用偽隨機序列與載波直接相成。由于直接調相精度不高，因此本信號發(fā)生器采用相位選擇法對載波進行調制。即用偽隨機碼去控制電路，選擇不同相位的載波輸出，載波調制原理如圖4。

圖4 載波調制示意圖

由載波調制示意圖可知當調制碼為1時，載波正常輸出，當調制碼為0時，載波翻轉。

6 擴頻調制模塊設計

m碼［12］的實現(xiàn)：m碼生成器由移位寄存器，模二加法器與反饋線路組成圖5是一個m碼生成器的原理圖，假設有n個移位寄存器它的狀態(tài)Xi經(jīng)Ci相乘后模二相加。

圖5 m碼生成器原理圖

該電路如圖6所示，由4個D觸發(fā)器，1個或門，1個異或門，1個脈沖輸入，1個m碼輸出。4個觸發(fā)器實現(xiàn)移位功能，當有1個cp脈沖來臨時前一個D觸發(fā)器Q端值被送入下一個觸發(fā)器D端實現(xiàn)了移位。若初始為0000則輸出為001111010110。用maxpulsII對電路進行波形仿真得圖7。

圖6 擴頻碼實現(xiàn)電路圖

圖7 擴頻碼實現(xiàn)電路的仿真波形

由仿真波形可以看出與理論值相符，此電路可以實現(xiàn)m碼。由于本電路周期不長，要增加其隨機性可增加移位寄存器個數(shù)。

7 結語

擴頻通信是現(xiàn)代通信系統(tǒng)重要技術，可以顯著提高通信系統(tǒng)抗干擾的能力，特別是抗干擾的能力。第三代移動通信的三個國際標準都采用擴頻技術。

由于FPGA實現(xiàn)是一個完整的硬件構架，其中的電路由門電路實現(xiàn)，比傳統(tǒng)的擴頻信號發(fā)生器處理速度快1.5～2倍，同時采用流水線技術，提高了系統(tǒng)并行處理的能力。并且系統(tǒng)可以通過程序來修改和升級，具有很大的靈活性。由于所有模塊都集成在一個芯片中，提高了系統(tǒng)的穩(wěn)定性和可靠性。

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