通用數(shù)字電路板測試系統(tǒng)硬件設計

周 博，劉文波

(南京航空航天大學自動化學院，江蘇南京 210016)

通用數(shù)字電路板測試系統(tǒng)硬件設計

周 博，劉文波

(南京航空航天大學自動化學院，江蘇南京 210016)

針對傳統(tǒng)依靠人工使用示波器、萬用表、邏輯分析儀等設備對數(shù)字電路板進行測試具有過程復雜、工作量大、可靠性低等缺點，介紹一套通用數(shù)字電路板測試系統(tǒng)的硬件設計方案。跟傳統(tǒng)數(shù)字電路板測試系統(tǒng)相比，文中的設計性能參數(shù)更優(yōu)，主要包括:測試頻率最高50 MHz并可調為100 MHz的整數(shù)分頻;測試電平兼容－6～+9 V且可編程步長為100 mV;測試通道32路，每通道可設為輸入輸出三態(tài)可選且同步工作，存儲深度1 Mbit，電流驅動能力達50 mA并有過載保護。

數(shù)字電路板測試;嵌入式硬件設計;FPGA

隨著設計技術和制造能力的發(fā)展，實際應用系統(tǒng)中的數(shù)字電路規(guī)模越來越大，功能也日趨復雜［1］。測試是認識世界以取得定性或定量信息的基本方法，是信息工程的源頭及組成部分，據(jù)資料顯示，目前測試成本已達到所研制設備成本的50%、甚至70%［2］。傳統(tǒng)的數(shù)字系統(tǒng)測試與診斷工作是工程技術人員憑借經(jīng)驗和理論知識，借助一些常規(guī)工具，比如萬用表、示波器或邏輯分析儀來完成的，測試的速度慢、自動化程度低、可靠性不高，因此使用數(shù)字電路自動測試系統(tǒng)成了最佳選擇。目前國內(nèi)儀器、儀表公司和科研機構研制的數(shù)字電路板測試系統(tǒng)，價格昂貴，且各項性能指標都有提升的空間。比如北京新潤泰思特測控技術有限公司的XR3168A大規(guī)模數(shù)字集成電路測試系統(tǒng)，主要支持TTL系列、CMOS系列等器件，測試通道數(shù)可達256通道，動態(tài)功能測試速率1.6 kHz～20 MHz，支持I/O引腳輸入高、低電平，輸出高、低電平，輸出三態(tài)和輸出屏蔽等格式。

文中針對市場上數(shù)字電路板測試系統(tǒng)在各項技術指標上所存在的不足，提出一套高性能、操作使用方便的通用數(shù)字電路板測試系統(tǒng)硬件設計方法。該測試系統(tǒng)的主要技術指標如下:測試通道數(shù)32路，每通道獨立、可同步工作，可輸出最大電流50 mA，均有短路保護，均可設置為輸入或輸出:設置為輸入時，可檢測低電平、高電平和不定狀態(tài);設置為輸出時，可發(fā)送低電平、高電平和高阻態(tài)3種狀態(tài);測試電平范圍為－6～9 V，可編程電平步長為100 mV;單通道存儲深度最大為1 Mbit，測試頻率最高達 50 MHz，并可設置為100 MHz的整數(shù)分頻。

1 測試系統(tǒng)概述

文中介紹的是一套高性能、自動化、通用的數(shù)字電路板測試系統(tǒng)，可完成各種型號的數(shù)字電路板測試工作，方便對被測電路板進行故障分析與診斷，其系統(tǒng)總體結構如圖1所示。

圖1 數(shù)字電路板測試系統(tǒng)總體結構

上位機初始化測試電平、測試頻率及測試通道數(shù)后，下位機將上位機發(fā)送的測試向量保存到發(fā)送緩存模塊，通過發(fā)送調理電路連續(xù)地輸出至被測數(shù)字電路板;被測電路板響應后，經(jīng)接收調理電路保存至接收緩存模塊，最后集中發(fā)往上位機供其分析。通過對比發(fā)送的測試向量與被測電路板的響應向量，可對被測電路板進行故障檢測與分析。

2 測試系統(tǒng)硬件設計

2.1 系統(tǒng)電源設計

文中考慮實際工作環(huán)境里均使用220 V、50 Hz的交流電作為總電源輸入且電源模塊的體積不能太大，遂選取朝陽電源公司定制的輕系列開關電源，再通過線性電源穩(wěn)壓芯片對其輸出進行穩(wěn)壓，減小輸出紋波，以滿足測試系統(tǒng)的電源需求。開關電源輸出+18 V經(jīng)Linear公司的LT1085－ADJ輸出+14V為測試向量發(fā)送調理模塊及接收調理模塊正極電源，開關電源輸出－15 V經(jīng)Linear公司的LT1033輸出－12 V為測試向量發(fā)送調理模塊及接收調理模塊負極電源，開關電源輸出+7.5 V經(jīng)Linear公司的LT1085－5輸出+5 V為D/A等器件電源。

2.2 FPGA最小系統(tǒng)設計

FPGA有較大可編程靈活性及可移植性，用戶可通過反復編程，使得在外圍電路不改變的情況下用不同硬件描述語句實現(xiàn)不同的功能，這是DSP、ARM等嵌入式C處理器所不可匹敵的。文中選用Altera公司CycloneIII系列芯片EP3C25F324C8作為發(fā)送控制模塊處理單元芯片，該FPGA芯片具有24 624個LE，4個PLL，608 256 bit Memory Block以及多達215個可編程IO口，內(nèi)部資源滿足本課題的應用需求［3］。選取Linear公司的LT1085－3.3提供3.3 V電源，可輸出3 A電流，紋波在2%以內(nèi);選取AMS公司的AMS1117－2.5提供2.5 V電源，可輸出0.8 A電流，紋波在1.6%以內(nèi);選取Sipex公司的SPX3819－1.2提供1.2 V電源，可輸出0.5 A電流，紋波在2%以內(nèi)。

2.3 高速存儲模塊設計

測試向量發(fā)送與接收高速緩存選用單倍速率動態(tài)隨機存儲器即SDRAM，具有單位空間存儲容量大、讀寫速度快以及價格便宜等優(yōu)點。文中選用兩片位寬為16位、容量為 64 Mbit的鎂光公司 SDRAM產(chǎn)品MT48LC4M16A2TG－75組成容量為128 Mbit的存儲單元，該芯片讀寫時鐘頻率可達133 MHz，滿足設計指標每通道測試存儲深度達1 Mbit的需求，其電路連接如圖2所示。

2.4 測試電平調節(jié)電路設計

測試電平調節(jié)電路的為發(fā)送調理模塊提供發(fā)送參考電平以及為接收調理模塊提供比較參考電平，由D/A轉換電路與偏置放大電路組成。選用 Analog Devices公司 8位、8通道低功耗 D/A轉換芯片AD8801［4］及單片四通道運放 OP482，原理如圖 3所示。其中VREF為高精度穩(wěn)壓芯片TL431輸出3.15 V，R3與C1組成低通濾波電路濾除高頻噪聲，輸出電壓VO連至發(fā)送驅動芯片的VL、VH及接收比較芯片的－IN1、－IN2端，通過編程 D/A轉換的數(shù)字量 DATA改變VDA，可得到－12.6～+12.4 V范圍電平，分辨率為100 mV，具體計算方法如下式:

圖2 SDRAM位寬擴展電路

圖3 電平調節(jié)原理

2.5 發(fā)送驅動電路設計

測試向量發(fā)送驅動電路實現(xiàn)對測試向量的調理，將從發(fā)送控制模塊即FPGA的IO發(fā)出的測試向量電平轉換成測試系統(tǒng)需要的－6～+9 V電平及高阻輸出，提高電流驅動能力。為保證測試頻率、電平范圍及驅動能力，文中采用Intersil公司的高性能管腳驅動芯片EL1056為發(fā)送驅動芯片，可輸出電平范圍－12～+12 V，頻率達66 MHz，峰值驅動電流達140 mA，并具有短路保護功能［5］，發(fā)送驅動電路如圖4所示。

圖4 發(fā)送驅動器EL1056電路

每路測試通道占用發(fā)送控制模塊即FPGA的4個IO口，分別連至發(fā)送驅動芯片EL1056的數(shù)據(jù)腳D、低優(yōu)先級使能腳OE、高優(yōu)先級使能腳E以及芯片過載保護指示腳SENSE。要實現(xiàn)發(fā)送3種狀態(tài)，每個通道需用兩位并行數(shù)據(jù)表示，假設為 test_vec［1:0］:test_vec［1］為高位，接EL1056低優(yōu)先級使能腳OE;test_vec［0］為低位，接EL1056數(shù)據(jù)腳D。測試時先進行初始化，通過對D/A編程設置EL1056的3腳VH及23腳VL的電壓值。當 test_vec［1:0］=‘10’時，EL1056 輸出低電平，電壓為VL;當 test_vec［1:0］=‘11’時，EL1056 輸出高電平，電壓值為 VH;當 test_vec［1:0］=‘00’或‘01’時，EL1056輸出高阻態(tài)。其實現(xiàn)測試向量三態(tài)輸出。利用FPGA實時監(jiān)控EL1056的SENSE腳電平，其跳變?yōu)榈碗娖綍r，將高優(yōu)先級使能腳E置為低電平將EL1056輸出高阻，從而實現(xiàn)發(fā)送驅動的過載保護。

2.6 接收比較電路設計

測試向量接收比較電路實現(xiàn)對被測數(shù)字電路板響應向量的比較，將從被測電路板接收到的響應向量電平轉換成與接收控制模塊即FPGA的IO口相兼容的電平并對其進行判斷?？紤]被測電路板的響應頻率及電平范圍，文中采用Intersil公司的EL2252作為接收比較芯片，該芯片上集成兩路獨立的比較器，可比較頻率達50 MHz、電平范圍為 －12 ～ +12 V 的信號［6］，如圖5所示。

圖5 接收比較器EL2252電路

為檢測被測電路板響應向量的狀態(tài)，將響應信號接至兩路比較器的正端，與兩路比較器的負端進行對比，所得數(shù)據(jù)需兩位并行數(shù)據(jù)表示，設為 test_vec［1:0］:test_vec［1］為高位，接 EL2252 第二端比較器輸出腳;test_vec［0］為低位，接EL2252第一端比較器輸出腳，接收原理方框圖如圖6所示。測試時先進行初始化，通過對D/A編程設置EL2252的3腳－IN1及5腳－IN2的電壓。當檢測到 test_vec［1:0］=‘11’時，接收到的狀態(tài)判定為高電平;當test_vec［1:0］=‘00’時，接收到的狀態(tài)判定為低電平;當 test_vec［1:0］=‘01’時，接收到的狀態(tài)判定為不定狀態(tài)，通常將此狀態(tài)定為故障狀態(tài);test_vec［1:0］不可能出現(xiàn)‘10’的狀態(tài)。雙端比較器的輸出即test_vec［1:0］連至FPGA的IO口，通過檢測IO口的電平可實現(xiàn)被測電路板響應向量3種狀態(tài)檢測［7－8］。

圖6 接收比較原理框圖

3 測試結果分析

數(shù)字電路板測試系統(tǒng)作為一種測試儀器，其是否能實現(xiàn)提出的性能指標設計要求以及穩(wěn)定地運行，調試和驗證是重要環(huán)節(jié)。文中使用Verilog HDL對FPGA進行電路描述，編寫測試程序對系統(tǒng)指標進行驗證。使用邊沿觸發(fā)方式觀察到測試向量輸出結果如圖7所示，其中圖7(a)中1通道為50 MHz測試頻率+5 V、－5 V方波，2通道為25 MHz，+9 V、－6 V方波;圖7(b)和圖7(c)是(a)中測試向量頻率調為1 MHz、500 kHz、100 kHz、50 kHz的波形;圖 7(d)2 通道為輸出LVTTL電平方波;圖7(e)1通道為10 MHz測試頻率+5 V、－5 V方波，2通道為接收比較后的波形。無論數(shù)字電路的功能有多復雜，都可施加二值邏輯即一串連續(xù)的“0”和“1”組成的數(shù)字序列來測試。從以上波形可看出文中介紹的測試系統(tǒng)發(fā)送的測試向量電平、頻率均滿足預期要求，對被測電路板的響應也能正確接收。

圖7 測試向量輸出結果

4 結束語

文中針對某航修單位的應用需求，介紹一種可對軍用數(shù)字電路板在內(nèi)進行測試的高性能、通用數(shù)字電路板測試系統(tǒng)的硬件設計方案，核心處理系統(tǒng)采用FPGA+兩片SDRAM方案實現(xiàn)，解決了傳統(tǒng)數(shù)字電路測試系統(tǒng)靈活性低、存儲深度小、測試速度慢等問題。該系統(tǒng)可按操作人員的要求發(fā)送測試波形至被測電路板，接收其響應后存儲并上傳到上位機供操作人員分析處理，其可以迅速判斷被測電路板的性能是否正常并定位故障位置，達到事半功倍的效果，具有廣闊的應用前景。

［1］賀喆，周劍奇，馬好東.基于PXI總線的小型化數(shù)字電路故障診斷系統(tǒng)設計方法研究［J］.計算機測量與控制，2010，18(2):323 －325.

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Hardware Design of a General Digital Circuit Board Testing System

ZHOU Bo，LIU Wenbo
(College of Automation Engineering，Nanjing University of Aeronautics and Astronautics，Nanjing 210016，China)

The conventional method of using an oscilloscope，multimeter，logic analyzer or other equipment for digital circuit board testing is complex，time consuming and not reliable.In this paper，the hardware design of a general digital circuit board testing system is introduced.Unlike traditional digital circuit board testing systems，this design has better performance and parameters:the testing frequency can reach 50 MHz and can be set as integer division of 100 MHz;the testing level is compatible to－6 V～+9 V and can be programmed by 100 mV;there are up to 32 channels，each channel having 1 Mbit memory depth and 50 mA current drive capability with overload protection，and can work either as input or output for three-state synchronously.

digital circuit board testing;embedded hardware design;FPGA

TN79

A

1007－7820(2012)06－110－05

2011-12-08

周博(1988—)，男，碩士研究生。研究方向:計算機測控。劉文波(1969—)，女，教授，博士生導師。研究方向:信號處理及應用，非線性動力系統(tǒng)分析及工程應用，計算機測試與控制技。