一種用于光通信的高速LVDS發(fā)送器設(shè)計(jì)

洪 慧，朱忠英，陳科明，孫玲玲

(杭州電子科技大學(xué)電子信息學(xué)院微電子CAD所，浙江杭州310018)

0 引言

隨著微電子工藝的不斷發(fā)展和集成電路特征尺寸的不斷縮小，無線通信、計(jì)算機(jī)和因特網(wǎng)等的數(shù)據(jù)傳輸速率越來越快，高速率、長距離的有線數(shù)據(jù)傳輸已成為目前系統(tǒng)之間數(shù)據(jù)交換的迫切要求;另一方面，隨著電子產(chǎn)品的便攜化發(fā)展，低功耗成為電子設(shè)備一個(gè)突出的問題，因而迫切需要一種新的接口技術(shù)來提高傳輸數(shù)據(jù)，并具有低功耗、低噪聲等良好特性。低壓差分信號(hào)傳輸技術(shù)(Low Voltage Differential Signaling，LVDS)就是一種新的具有低電平電壓擺幅、差分信號(hào)傳輸結(jié)構(gòu)的電路，具有驅(qū)動(dòng)電流恒定、低功耗、低EMI、抗噪聲干擾等特點(diǎn)，工作頻率可達(dá)GHz以上［1］。因此，相比其他傳輸技術(shù)，LVDS已成為一種良好的高速率低功耗的點(diǎn)對點(diǎn)通信傳輸技術(shù)，并被用于光通信、LCD顯示和芯片間等系統(tǒng)的數(shù)據(jù)傳輸［2、3］。但是隨著數(shù)據(jù)傳輸速率進(jìn)一步提高，數(shù)據(jù)信號(hào)漂移和抖動(dòng)將會(huì)嚴(yán)重影響LVDS接收器的數(shù)據(jù)正確性［4］。一旦接收有誤，這就需要系統(tǒng)增加大量冗余電路將數(shù)據(jù)和時(shí)鐘錯(cuò)誤恢復(fù)出來，而時(shí)鐘和數(shù)據(jù)恢復(fù)電路仍然是一個(gè)巨大的技術(shù)難題［5］。因此，本文設(shè)計(jì)一種高性能、低功耗和簡單的LVDS收發(fā)器對于增加系統(tǒng)可靠性和降低系統(tǒng)成本是十分有價(jià)值的。

1 LVDS發(fā)送器設(shè)計(jì)原理

本文所介紹的LVDS發(fā)送器電路，其基本結(jié)構(gòu)如圖1(a)所示。M1～M2管(NMOS)、M3～M4管(PMOS)是4個(gè)寬長比較大的MOS開關(guān)管。當(dāng)LVDS發(fā)送器電路正常工作時(shí)，ina2、ina1信號(hào)和inb1、inb2信號(hào)相位相差180°。當(dāng)ina2、ina1信號(hào)為高電平，inb1、inb2信號(hào)為低電平時(shí)，M1和M4導(dǎo)通，M2和M3截止。由于outp和outn之間在外部通過傳輸線接一個(gè)負(fù)載電阻(100Ω匹配電阻)，此時(shí)3.5mA電流源中的電流經(jīng)過M4管，然后從outn端通過負(fù)載電阻流向outp端，最后通過M1管到地。這樣在outp和outn端就會(huì)產(chǎn)生一個(gè)VID=Voutn－Voutp=3.5mA×100Ω=350mV左右的差值電壓。反之，當(dāng)ina2、ina1信號(hào)為低電平，inb1、inb2信號(hào)為高電平時(shí)，3.5mA電流源中的電流從outp端通過負(fù)載電阻流向outn端。這樣就產(chǎn)生了VID=Voutn－Voutp=－350mV的差值電壓。LVDS發(fā)送器在正常工作時(shí)，其outn和outp端的輸出電壓波形如圖1(b)所示。

圖1 LVDS發(fā)送器電路基本結(jié)構(gòu)

2 LVDS發(fā)送器關(guān)鍵單元電路設(shè)計(jì)

圖2 LVDS發(fā)送器電路結(jié)構(gòu)

考慮到LVDS發(fā)送器具有較大的驅(qū)動(dòng)電流能力，這也意味著LVDS發(fā)送器的驅(qū)動(dòng)MOS管(見圖1中M1～M4管)的尺寸較大，這就需要增加一些緩沖電路來提高LVDS發(fā)送器的整體驅(qū)動(dòng)能力。LVDS發(fā)送器核心電路的基本組成結(jié)構(gòu)如圖2所示，一共包括3個(gè)部分:電平位移電路、緩沖器和驅(qū)動(dòng)電路。電平位移電路將1.2V CMOS數(shù)字電平信號(hào)轉(zhuǎn)化為2.5V CMOS數(shù)字電平信號(hào);緩沖器將大幅提高CMOS數(shù)字信號(hào)的驅(qū)動(dòng)能力;驅(qū)動(dòng)電路將根據(jù)CMOS數(shù)字信號(hào)產(chǎn)生相應(yīng)的LVDS差分信號(hào)并輸出。

實(shí)際應(yīng)用過程當(dāng)中，由于非理想傳輸線和焊盤寄生效應(yīng)的影響，輸出共模電壓會(huì)產(chǎn)生漂移。為了保證LVDS發(fā)送器的差分輸出信號(hào)的共模電壓穩(wěn)定在一個(gè)固定值(1.25V左右)上，電路中必須增加共模反饋電路，其電路圖如圖3所示。這里采用兩個(gè)電阻形成電阻分配器來得到輸出信號(hào)outn和outp的共模電平Vcm，然后將Vcm信號(hào)與參考電壓Vref進(jìn)行比較放大，最后將誤差信號(hào)送回至驅(qū)動(dòng)電路的偏置點(diǎn)，控制驅(qū)動(dòng)電路的電流源。實(shí)際工作過程中M1、M2、M3和M4開關(guān)管打開和關(guān)斷時(shí)對輸出產(chǎn)生很大的電壓波動(dòng)，會(huì)對輸出共模電壓產(chǎn)生很大影響。在設(shè)計(jì)過程中，通過合理設(shè)計(jì)共模反饋運(yùn)放的增益和相位裕度，同時(shí)兼顧該運(yùn)放壓擺率和驅(qū)動(dòng)能力，盡可能抑制開關(guān)管所產(chǎn)生的開關(guān)噪聲，最終使輸出共模電壓的穩(wěn)定性大為改善而且輸出波形抖動(dòng)也更小。

圖3 LVDS驅(qū)動(dòng)單元電路圖

3 版圖和仿真

LVDS發(fā)送器的版圖設(shè)計(jì)要充分器件大電流特性以及金屬走線對信號(hào)的影響，并盡量減小交叉信號(hào)版圖的耦合效應(yīng);同時(shí)還需充分考慮電流源MOS管、差分放大器MOS管以及電阻的匹配問題?；诖?，完成了LVDS發(fā)送器整體的全定制版圖設(shè)計(jì)。本次設(shè)計(jì)的LVDS發(fā)送器的版圖采用0.13μm CMOS工藝，版圖面積為130μm×90μm。

在實(shí)際應(yīng)用中，非理想傳輸線和焊盤寄生效應(yīng)會(huì)影響LVDS發(fā)送器的性能，因而仿真設(shè)計(jì)過程中必須要考慮這些影響。在這里，通過離散分布模型來等效這些寄生效應(yīng)，等效負(fù)載模型如圖5所示。在0.13μm CMOS工藝庫下，針對LVDS發(fā)送器在電源電壓、溫度和工藝角變化的情況下進(jìn)行了仿真。低電源電壓和高電源電壓分別為1.2V和2.5V，輸入0～1.2V CMOS方波信號(hào)。在理想情況下，輸出共模電壓為1.25V，擺幅為350mV的LVDS信號(hào)。當(dāng)考慮非理想傳輸線和寄生電容的影響下，輸出LVDS信號(hào)產(chǎn)生一定的波形失真。在兩種不同負(fù)載情況下的LVDS輸出波形(2Gb/s)如圖6所示。圖6(b)中波形為只考慮焊盤負(fù)載情況(CL=2.5pF)下的LVDS輸出波形，波形抖動(dòng)較小，不容易產(chǎn)生誤差;一旦考慮非理想傳輸線電感和封裝寄生電感，波形將產(chǎn)生一定的抖動(dòng)，如圖6(c)所示。在本設(shè)計(jì)中充分考慮這些影響，對電路參數(shù)進(jìn)行了優(yōu)化，在考慮非理想傳輸線和焊盤寄生情況下，抖動(dòng)減小到30mV左右，而且建立時(shí)間也大為減小。整體電路最大傳輸速率可達(dá)到2.5Gb/s，整體電路動(dòng)態(tài)功耗為30.5mW，滿足低功耗需求。

圖5 寄生離散分布模型

圖6 兩種不同負(fù)載情況下的LVDS輸出波形(2Gb/s)

4 結(jié)束語

本文設(shè)計(jì)了一種基于0.13μm CMOS工藝且最大傳輸速率為2.5Gb/s的高速LVDS發(fā)送器。該LVDS采用有效的共模反饋電路，抑制輸出波形抖動(dòng)過大影響，降低LVDS輸出建立時(shí)間，從而使LVDS輸出具有更小的過充電壓和更穩(wěn)定的共模輸出電平。通過仿真，該LVDS發(fā)送器的抖動(dòng)小于30mV，共模電平基本穩(wěn)定在1.25V。該LVDS發(fā)送器能在最大2.5Gb/s傳輸速率下正常工作，同時(shí)功耗只有30.5mW，滿足LVDS實(shí)際應(yīng)用的需求。

［1］ IEEEstandard for low-voltage differential signals(LVDS)for scalable coherent interface(SCI)［S］.IEEE Std.1596.3 －1996，1996.

［2］ Lee Jaeseo，Lim Jae-Won，Song Sung-Jun，etal.Design and implementation of CMOS LVDS 2.5 Gb/s transmitter and 1.3 Gb/s receiver for optical interconnections［C］.Sydney:The 2001 IEEE International Symposium on Circuits and Systems，2001:702 －705.

［3］ Cai Hua，Li Ping.A novel 2.2 Gbps LVDS driver circuit based on 0.35μm CMOS［J］.Journal of Semiconductors，2010，31(10):1－5.

［4］ Wang Chua-Chin，Lee Ching-Li，Hsiao Chun-Yang，etal.Clock-and-Data Recovery Design for LVDS Transceiver Used in LCD Panels［J］.Circuits and Systems II:IEEE Transactions on Express Briefs，2006，53(11):1 318 －1 322.

［5］ Razavi B.Challenges in the design high-speed clock and data recovery circuits［J］.IEEE Communications Magazine，2002，40(8):94－101.