銅互連氮化硅薄膜沉積技術(shù)中電壓衰減的研究

桂 鵬，汪 輝

（上海交通大學(xué)，上海 200000）

1 引言

在現(xiàn)今0.13 μm以下的深亞微米集成電路制造中，后道金屬互連工藝在連線的線寬縮小的同時，既要保證半導(dǎo)體器件互連之間的隔離效果，還要承受比以往更高的電流密度。若采用AlCu合金材料作為連線，容易出現(xiàn)由電遷移效應(yīng)引發(fā)的器件可靠性問題。與AlCu合金材料（95% Al-5%Cu）相比，純銅材料由于具有更低的電阻、更好的抗應(yīng)力/抗電遷移等顯著優(yōu)點。銅被廣泛地應(yīng)用于0.13 μm以下的深亞微米后道互連工藝中。

然而，銅（或銅離子）易在介電層中擴散，會對介電層產(chǎn)生污染，并且在相同條件下銅離子的擴散速率遠(yuǎn)大于原子的擴散速率。銅（或銅離子）的擴散對于器件的性能和介電質(zhì)的可靠性來說是致命的，這種擴散將會導(dǎo)致銅連線之間的電壓衰減，如圖1所示，有兩種可能的漏電通道。

因此在大馬士革銅互連制造工藝中，如何消除銅原子（離子）在介電層中的擴散、在阻擋層和介質(zhì)層的界面上的擴散都是銅互連工藝所面臨的一個挑戰(zhàn)。在中國內(nèi)地的第一條后道銅互連生產(chǎn)線的芯片制造實踐中，我們遇到0.13 μm和0.09μm的產(chǎn)品在后道銅互連工藝中發(fā)生金屬層間介電質(zhì)漏電造成器件失效的問題。我們針對圖1所示的兩種漏電方式的機理作了深入研究，在不增加新制程和工藝成本的基礎(chǔ)上，通過研究，優(yōu)化了阻擋層（氮化硅）薄膜沉積工藝，解決了后道銅互連電壓衰減問題。

2 實驗

2.1 大馬士革銅互連VBD失效機理

在0.13 μm以下的深亞微米制程中，大馬士革銅互連工藝采用氟硅玻璃作為介質(zhì)層形成對銅線的支撐與阻隔。沉積氟硅玻璃前，一層薄薄的氮化硅薄膜（約30nm～50nm）會被預(yù)先沉積在銅的表面。它充當(dāng)著阻止銅穿透介質(zhì)層的作用，在銅互連工藝整合中至關(guān)重要。雖然嵌入式銅互連得到極大的發(fā)展，但是從嵌入結(jié)構(gòu)的制程來看，現(xiàn)今大多用硅烷作為原材料來制備氮化硅。在化學(xué)機械拋光后，銅直接暴露在空氣中，極易被氧化生成氧化銅。如果在接下來的氮化硅沉積前，氧化銅沒有被去除干凈，在等離子的轟擊下，會產(chǎn)生以下兩種危害；第一，銅離子在介質(zhì)層中擴散；第二，銅離子污染氮化硅和前一層電介質(zhì)的界面。這兩種情況都會造成銅連線之間的導(dǎo)通，引起器件失效。實驗顯示，最高測試電壓為100V時候，有4片晶圓在測試電壓低于20V時，就發(fā)生失效的例子。

從微觀來看，銅連線加上電壓后，會產(chǎn)生一個類似于平行板電容器的電場（銅作為金屬板），如圖2所示。由于氮化硅的介電常數(shù)比金屬層間介電質(zhì)的介電常數(shù)大，所以圖1中1處的電場強度要大于2處。這時候，如果氮化硅沉積時，有銅離子存在于氮化硅和介質(zhì)層界面上、或者銅離子污染層間介電質(zhì)，則極易造成銅互連的失效，如圖3所示。研究表明，在氮化硅和層間介電質(zhì)的界面上存在的導(dǎo)電離子（大多是銅離子）是造成銅互連VBD失效的主要原因。這些銅離子產(chǎn)生在氨等離子體預(yù)處理以去除氧化銅的過程中，一些銅離子被等離子體轟擊到層間介電質(zhì)上，而在氮化硅預(yù)沉積前沒有被去除干凈；或者是在氮化硅預(yù)沉積過程，沒有很好地預(yù)防控制從NH3Treatment過渡到沉積步驟時，銅硅化物（Copper Silicidation）的形成，如圖4所示。

3 試驗優(yōu)化設(shè)計

我們選擇常見的5層銅連線的產(chǎn)品，在每一層的氮化硅沉積前，都會分成9個不同的子批，分別進(jìn)行9種不同工藝參數(shù)組合條件下的氮化硅沉積。在氮化硅預(yù)沉積這個步驟里，根據(jù)3種不同的硅烷流量、射頻率和預(yù)沉積的時間，具體如表1所示。這里仍然用大寫的字母代替實際的參數(shù)設(shè)定值。

在第四層銅經(jīng)CMP后，我們收集了氮化硅薄膜沉積前在控片上沉積的氮化硅，然后量測厚度（THK）、折射率（REF）、薄膜的均勻度（uniformity）和應(yīng)力，如圖5所示。

從圖5可以看到改變Pre-dep的三個工藝參數(shù)（硅烷流量、RF功率和Pre-dep時間）不影響氮化硅薄膜的品質(zhì)。

當(dāng)所有的5層銅連線后和正常的產(chǎn)品一樣，經(jīng)過高溫退火，然后去測試這9片晶圓的VBD數(shù)值。圖6～圖8分別是硅烷流量、RF功率的大小和Pre-dep的時間長短對于VBD的影響關(guān)系。

可以看出SiH4的流量F1，得到的VBD可達(dá)100V，并且此時得到的信躁比（S/N）最大。SiH4的流量是F3時，VBD不到80V。這說明Pre-dep中的硅烷如果流量過大，有少量的硅烷沒有被等離子體分解，會和銅反應(yīng)生成銅的硅化物,可以說Pre-dep步驟中，改變硅烷的流量對于VBD的影響很大。

（1）往來款項核算的變革。在目前實行會計制度的規(guī)定下，必須用收付實現(xiàn)制核算高校的資金往來。但是新的會計準(zhǔn)則下，高校資金往來必須以權(quán)責(zé)發(fā)生制為基礎(chǔ)進(jìn)行會計核算，高校在期末要對有關(guān)應(yīng)收款和預(yù)付款等進(jìn)行減值測試，采用賬齡分析法等對這些賬目進(jìn)行分析，對于可能發(fā)生減值的要計提壞賬準(zhǔn)備。對往來款項進(jìn)行管理，可以使得反映在賬面上的資產(chǎn)價值更加真實。

可以看出RF的功率G2，得到的VBD最好，并且此時得到的信躁比（S/N）最大。試驗說明，如果RF功率過大，會在反應(yīng)腔的showerhead孔洞里面發(fā)生micro-arcing，這也會造成VBD失效。

可以看出RF的功率H3，得到的VBD最好，并且此時得到的信躁比（S/N）最大，這說明pre-dep時間H3足以保證在從NH3treatment過渡到Dep的過程中，沒有銅的硅化物生成。

綜合圖6～圖8的數(shù)據(jù)，利用田口直交實驗法，可以得到表2。

根據(jù)表2，在Pre-dep這一步，最優(yōu)的氮化硅沉積的參數(shù)組合硅烷流量（F1）、RF功率（G2）和Predep時間（H3）。

4 硅烷流量過沖的研究

由大馬士革銅互連的分析可知，在氮化硅沉積過程中，如果硅烷的流量過大（任何的MFC都有過沖），則沒有被電離的硅烷，會在高溫下分解成SiH2會和銅反應(yīng)，生成銅的硅化物。圖10顯示出SiH4的流量瞬時過大造成的VBD失效。

由圖9看到整片晶圓上一共測試30處的VBD，最大值僅有44.46V。失效分析的TEM表明在氮化硅和層加電介質(zhì)的界面存在有銅的硅化物。

由此我們可以得出，在氮化硅的沉積過程中，由于機臺硬件的損壞，造成硅烷流量的過沖，也是導(dǎo)致VBD失效的一個原因。除了定期更換新的MFC或維修外，我們調(diào)整了氮化硅沉積的工藝參數(shù)，使機臺的軟硬件更好的工作。從而避免了這樣的過沖造成的VBD失效。

5 結(jié)論

綜合分析上面的三組實驗，結(jié)合實際生產(chǎn)經(jīng)驗和實驗結(jié)果，我們認(rèn)為NH3Treatment和Pre-dep是造成VBD失效（層間介電質(zhì)沿著圖3中1處漏電）的主要原因。

首先，NH3Treatment的目的是去除CMP拋光后，暴露在空氣中形成的氧化銅。NH3在等離子體的作用下分結(jié)成化學(xué)活性很高的NH2-、H+、H等，其中氫將還原晶圓表面的氧化銅。

CuO+2H→Cu+H2O

一旦氧化銅被去除干凈，表面剩下的銅原子將直接面對等離子體的轟擊而得到能量，如果這種能量大到能夠使得銅原子脫離原本的結(jié)構(gòu)，那么銅原子就會被濺射到旁邊的FSG或反應(yīng)腔的其他區(qū)域（如showerhead），這也是氮化硅工藝中經(jīng)常會看到腔體內(nèi)氣體噴淋頭上有銅殘余的原因。但是總體來說銅被濺射到FSG表面的幾率要遠(yuǎn)遠(yuǎn)大于濺射到showerhead去。這樣銅原子到達(dá)FSG表面后，由于它本身的活性，只要一點點的能量，就能造成銅原子在FSG表面擴散。Cu被FSG區(qū)域性分離后，就像FSG中的F一樣被隔離起來，此時沒有較高的活性。但是隨著氮化硅沉積工藝第三步過程中硅烷的介入，銅將會形成銅的硅化物（Copper Silicidation），從而恢復(fù)活性，造成VBD失效。圖11所示為NH3Treatment時，晶圓表面局部的等離子體去除氧化銅的示意圖。

另一方面，我們可以優(yōu)化Pre-dep的參數(shù)來防止從NH3treatment過渡到Dep過程中產(chǎn)生銅的硅化物。

到此，我們對氮化硅沉積優(yōu)化的組合是，在NH3Treatment步驟中RF功率（E1）和NH3Treatment的時間（D1），在Pre-dep步驟中硅烷流量（F1）、RF功率（G2）和Pre-dep時間（H3）。

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