IEEE 802.11n無線局域網(wǎng)中的多模交織研究與實現(xiàn)

張振東，吳 斌，朱勇旭，周玉梅

(中國科學院微電子研究所 北京 朝陽區(qū) 100029)

隨著高清電視、視頻、在線游戲等多媒體應用的發(fā)展，用戶對無線局域網(wǎng)(WLAN)的數(shù)據(jù)吞吐率需求迅速增長?；贗EEE 802.11n協(xié)議的下一代WLAN通過采用正交頻分復用(OFDM)、多輸入多輸出(M IMO)等技術提高系統(tǒng)吞吐率，物理層速率最高可達600 Mb/s[1]。在高速率的數(shù)字通信中，為了抵抗實際信道的記憶特性以及提高信道編碼的糾錯性能，通常對傳輸數(shù)據(jù)進行交織，以分散錯誤的突發(fā)結構[2]。交織對高吞吐率的WLAN系統(tǒng)實現(xiàn)空間分集和頻率分集具有重要作用。文獻[3]的仿真表明，在均方根延時擴展為75 ns的瑞利衰落信道下，采用QPSK調制和1/2碼率的卷積碼編碼，誤包率為1%時，系統(tǒng)利用交織器獲得的增益大約為5 dB。

IEEE 802.11n協(xié)議中共定義了77種調制編碼方式(MCS)，包含36種不同的交織模式[1]，在4×4的M IMO收發(fā)機中需要4個交織器與4個解交織器。文獻[4-5]對WLAN系統(tǒng)中的交織算法進行了性能評估與改進，文獻[6-8]介紹了802.11a/g協(xié)議中的交織硬件實現(xiàn)，但現(xiàn)有文獻較少涉及如何設計適用于802.11n WLAN系統(tǒng)的高速度、低功耗的交織器與解交織器。本文通過分析802.11n協(xié)議中交織與解交織的置換規(guī)律，提出了一種支持該協(xié)議全部36種交織模式且交織與解交織復用的硬件結構。FPGA實現(xiàn)及ASIC綜合仿真結果表明，本文的硬件結構相對于其他已有的設計在速度、硬件資源以及功耗等方面均有較優(yōu)越的性能。

1 交織與解交織原理

IEEE 802.11n協(xié)議采用交織深度為一個OFDM符號編碼比特數(shù)的塊交織器，具有多置換特點，共進行3次數(shù)據(jù)置換[1]。第一次置換使相鄰的比特映射到不相鄰的數(shù)據(jù)子載波上；第二次置換使相鄰的比特被交替映射到星座的高有效位和低有效位，以避免連續(xù)低可靠性比特的存在；第三次置換稱為頻率旋轉，用于減小多天線相鄰編碼數(shù)據(jù)流比特之間的相關性。以k、I、j、r分別表示置換前以及經第一、二、三次置換后的數(shù)據(jù)順序。置換規(guī)則分別定義為：

2 傳統(tǒng)交織實現(xiàn)

交織與解交織的硬件實現(xiàn)主要有查表法和地址產生法兩種。查表法實現(xiàn)的交織框圖如圖1所示[6]，該方法將交織置換所需的地址序列預先通過置換公式計算出來，并存儲于只讀存儲器(ROM)中，因而可適用于各種復雜的、多置換的交織器設計。然而，802.11n協(xié)議中的交織共有36種模式，在最高4×4的M IMO收發(fā)機中若交織與解交織采用查表法實現(xiàn)，則需要680 960 bit的ROM以及10 368 bit的隨機存儲器(RAM)，如此大的存儲資源開銷不利于系統(tǒng)大規(guī)模集成。

地址產生法實現(xiàn)的交織框圖如圖2所示，該方法通過設計智能地址產生單元產生置換所需的地址序列，因而相對于查表法能夠大大減小存儲資源開銷。但是，從置換定義式(1)～式(6)可以看出，直接數(shù)學計算產生交織地址序列需進行大量的乘法、除法以及取模運算。為了降低復雜度以及縮短地址產生單元中的關鍵路徑，文獻[7-8]采用級聯(lián)單置換交織方式實現(xiàn)多置換交織。該級聯(lián)方式需進行多次數(shù)據(jù)寫、讀操作，將增加一定的RAM開銷，特別是將增大交織過程的延時。802.11n協(xié)議中的交織需進行3次不同的置換，采用級聯(lián)方式將使系統(tǒng)的整體延時難以滿足媒體接入控制層中確認包短幀間間隙的定時需求。

圖2 地址產生法實現(xiàn)的交織框圖

3 多模復用交織結構

從上述討論可知，IEEE 802.11n協(xié)議中交織實現(xiàn)的關鍵問題是如何在不增加延時的情況下有效產生交織置換所需的地址序列，以及如何盡可能減少M IMO收發(fā)機中多個交織器與解交織器的總硬件開銷。對此，本文提出3種技術相結合的方法：合并3次置換為一次寫、讀數(shù)據(jù)操作；利用低硬件復雜度的電路代替數(shù)學計算產生多模地址及復用交織與解交織。

3.1 3次置換合并

通常，交織寫地址產生單元產生置換式(1)～式(3)所定義的地址序列，讀地址產生單元產生順序地址[9]。但通過Matlab工具分析置換公式在不同模式下的置換操作發(fā)現(xiàn)：可以先將順序地址作為寫地址將數(shù)據(jù)依次寫入置換矩陣，然后以解交織置換式(4)～式(6)定義的序列作為讀地址來實現(xiàn)交織。對于交織中的任一單獨的置換，該等效變換的實現(xiàn)方式均成立。比如，交織中第一次置換的直接實現(xiàn)是利用式(1)定義的序列作為寫地址，以順序地址作為讀地址。根據(jù)上述變換方法該置換也可以利用順序地址作為寫地址，以式(6)定義的序列作為讀地址來實現(xiàn)。從而每一種置換均有兩種實現(xiàn)方案，增加了多置換交織硬件實現(xiàn)的靈活性，也使置換合并成為可能。

置換合并的原理是首先將多置換交織中各單獨的置換分解為行或列方向的寫操作、數(shù)據(jù)位置的變換，以及行或列方向的讀操作3個步驟；然后通過去除相鄰置換間冗余的行或列方向的寫、讀操作減少數(shù)據(jù)的寫、讀次數(shù)。IEEE 802.11n協(xié)議中，交織第一次置換可進行如圖3所示的分解，數(shù)據(jù)先從水平箭頭所指的行方向依次寫入置換矩陣，然后從列方向依次將數(shù)據(jù)讀出(即式(6)定義的序列)。圖4給出了第二次數(shù)據(jù)置換的分解，數(shù)據(jù)先從左側箭頭所指列方向依次寫入置換矩陣；然后按圖中弧形箭頭所指方式將相應位置的數(shù)據(jù)交換，最后再從列方向依次將數(shù)據(jù)讀出。圖4中顯示的弧形箭頭方向表示數(shù)據(jù)采用64QAM調制時的位置變換方式，當為16QAM調制時，數(shù)據(jù)僅在偶數(shù)列變換位置，當為QPSK或BPSK調制時，數(shù)據(jù)無位置變換。交織中第三次置換的分解如圖5所示，數(shù)據(jù)先按箭頭所指列方向依次將數(shù)據(jù)寫入置換矩陣；然后部分數(shù)據(jù)從矩陣的末列移出至首列；最后從圖中左側箭頭所指列方向將數(shù)據(jù)讀出。

圖3 第一次數(shù)據(jù)置換操作分解

圖4 第二次數(shù)據(jù)置換操作分解

圖5 第三次數(shù)據(jù)置換操作分解

依照上述置換分解，可進行如圖6所示的置換合并。圖中雙向箭頭所指的操作即為重復冗余的寫、讀操作，在實現(xiàn)中可以去除。第二次置換分解中的數(shù)據(jù)位置變換可合并在行方向的寫地址中實現(xiàn)，第三次置換分解中的數(shù)據(jù)位置變換可通過偏移列方向的讀首地址實現(xiàn)。因而硬件實現(xiàn)只需一次數(shù)據(jù)寫、讀，消除了傳統(tǒng)級聯(lián)方式產生的延時并使存儲開銷為級聯(lián)方式的1/3。

圖6 置換合并原理示意圖

3.2 地址產生電路設計

針對置換合并后的地址產生，提出優(yōu)化電路以代替復雜的公式計算。該電路利用數(shù)據(jù)位置置換的循環(huán)特性消除寫、讀地址產生所需的所有乘法、除法以及取模運算。寫地址產生電路如圖7所示，圖中包含4個選擇開關、一個計數(shù)器、一個加法器以及少量的寄存器。合并置換后行方向的寫地址通過基址(addr_base_w)加偏移址(const_offset)的方法實現(xiàn)。偏移址用于實現(xiàn)第二次置換分解中的數(shù)據(jù)位置變換，不同映射模式下偏移址的大小通過設置行、列方向的循環(huán)移位寄存器唯一確定。采用64QAM調制方式時，寫地址中位置變換的最小循環(huán)單元為采用圖4所示的9宮格，需設置的行、列循環(huán)移位寄存器長度各為3 bit，圖中分別標記為row_flag_64qam及col_flag_64qam。采用16QAM調制方式時，數(shù)據(jù)僅在偶數(shù)列變換位置，行、列循環(huán)移位寄存器長度各為2 bit，圖中分別標記為row_flag_16qam及col_flag_16qam。采用QPSK與BPSK調制方式時，數(shù)據(jù)無位置變換則相應的偏移址為零。

圖7 合并置換后寫地址產生電路

圖8所示為讀地址產生電路結構，合并置換后列方向的讀地址通過當前地址(addr_r)加置換矩陣的列值(NCOL)實現(xiàn)。當一整列地址產生后，當前地址賦值為列基址(col_base_r)的值，列基址表示當前地址所在矩陣列的位置。該電路結構簡單，只需預先將各模式的讀首地址(addr_ini)及讀首地址所在的列位置(col_ini)存儲在一個小的常量查找表中。

圖8 合并置換后讀地址產生電路

3.3 交織與解交織復用

圖9 交織與解交織復用的結構框圖

由于交織與解交織為互逆的置換過程，通過交換交織的寫、讀地址便可實現(xiàn)相應模式的解交織。在實際的WLAN收發(fā)機中，數(shù)據(jù)的收、發(fā)始終為時分操作(即交織與解交織始終不會同時工作)，采用如圖9所示的交織與解交織復用結構可進一步減少系統(tǒng)的硬件開銷。該結構主要由4個部分組成：1) 地址產生單元，產生前述置換合并后的寫、讀地址；2) 地址控制單元，根據(jù)交織／解交織控制位產生相應的地址請求信號，從而實現(xiàn)模塊的交織功能與解交織功能切換；3) 數(shù)據(jù)控制單元，控制輸入輸出數(shù)據(jù)的時序；4) 單端口RAM 0以及單端口RAM 1，實現(xiàn)數(shù)據(jù)乒乓連續(xù)處理。圖10給出了復用后的交織解交織模塊在收發(fā)機中的集成方式。通過該方式最終可使收發(fā)機中交織器與解交織器的總數(shù)減少為獨立設計的1/2。

圖10 交織與解交織模塊在收發(fā)機中的集成

4 FPGA實現(xiàn)及ASIC綜合仿真結果

本文設計采用Verilog HDL描述。首先，使用ModelSim仿真工具進行功能驗證，當輸入相同的測試向量時，在802.11n協(xié)議定義的36種交織模式下硬件電路的仿真輸出結果均與直接通過定義公式計算的輸出結果一致；然后，對設計進行FPGA綜合并將其加入到課題組開發(fā)的基于FPGA的802.11n原型系統(tǒng)中進行系統(tǒng)級驗證，Litepoint公司生產的專用WLAN測試設備IQ n×n能夠正確解調原型系統(tǒng)發(fā)射的數(shù)據(jù)幀，進一步說明了設計的正確性。表1給出了本文設計在QuartusⅡ 8.0中使用StratixⅡEP2S60F672C3器件綜合的結果。

表1 FPGA綜合結果

表2 本文設計的ASIC實現(xiàn)與部分已有設計對比

FPGA驗證通過后，在SM IC 0.13 μm 1P6M CMOS工藝下采用Design Compiler對設計進行ASIC綜合。布局布線完成后，使用Prime Time與VCS工具分別對設計進行時序分析和功能驗證。最后，根據(jù)VCS仿真工具記錄的電路翻轉信息采用Prime Power對其進行功耗分析。表2列出了本文設計與部分已有設計的各項參數(shù)對比。本文設計寫、讀地址產生電路的關鍵路徑上僅包含一個加法器和兩個級聯(lián)的多路選擇開關，因而相對文獻[10-14]的設計具有最高的工作頻率。綜合考慮工藝與數(shù)據(jù)位寬的不同以及是否支持數(shù)據(jù)連續(xù)流水處理，本文設計在面積與功耗方面同樣具有較優(yōu)越的性能。

5 結束語

IEEE 802.11n協(xié)議的產品設計及算法理論研究已成為產業(yè)與學術界的關注熱點，高速度、低功耗、多模式的交織器與解交織器是WLAN收發(fā)機中的重要組成部分。多模復用交織結構有效解決了802.11n M IMO收發(fā)機中交織與解交織硬件開銷大、多模地址產生困難的問題，克服了傳統(tǒng)實現(xiàn)方法的不足。此外，IEEE 802.11a/g、802.16d/e及HiperLAN/2等協(xié)議均采用與802.11n前兩次置換規(guī)則相同的塊交織器，因而該結構同樣能夠應用于基于上述各協(xié)議的通信系統(tǒng)中，具有較好的參考和實用價值。

[1] IEEE LAN/MAN Standards Comm ittee. P802.11n D6.00 part11: w ireless LAN medium accessc control (MAC) and physical layer (PHY) specifications[S]. New York: IEEE Press, 2008.

[2] ANDREAS F. Wireless communications[M]. New York:Wiley-IEEE Press, 2005.

[3] TERRY J, HEISKALA J. OFDM w ireless LANs: a theoretical and practical guide[M]. Indianapolis: SAMS Press, 2002.

[4] WANG X F, SHAYAN Y R, ZENG M. On the code and interleaver design of broadband OFDM systems[J]. IEEE Communications Letters, 2004, 8(11): 653-655.

[5] NIU H N, OUYANG X M, CHIU N. Interleaver design for M IMO-OFDM based w ireless LAN[C]//IEEE Wireless Communication and Networking Conference. Las Vegas,NV: IEEE Press, 2006: 1825-1829.

[6] TELL E, LIU D. A hardware architecture for a multi mode block interleaver[C]//International Conference on Circuits and Systems for Communications. Moscow: IEEE Press,2004.

[7] WU Y W, TING P, MA H P. A high speed interleaver for emerging w ireless communications[C]//IEEE International Conference on Wireless Networks, Communications and Mobile Computing. Maui, HI: IEEE Press, 2005: 1192-1197.

[8] DANILIN A, SAW ITZKI S, RIJSHOUWER E, et al.Reconfigurable cell architecture for multi-standard interleaving and deinterleaving in digital communication systems[C]//International Conference on Field Programmable Logic and Applications. Heidelberg: IEEE Press, 2008: 527-530.

[9] YU C, YEN M H, HSIUNG P A, et al. Design of a high-speed block interleaving/deinterleaving architecture for w ireless communication applications[C]//IEEE International Conference on Consumer Electronics. Las Vegas, NV: IEEE Press, 2009: 1-2.

[10] MARTINA M, NICOLA M, MASERA G. Hardware design of a low complexity, parallel interleaver for WiMax duo-binary turbo decoding[J]. IEEE Communications Letters, 2008, 12(11): 846-848.

[11] TROYA A, MAHARATNA K, KRSTIC M, et al. Lowpower VLSI implementation of the inner receiver for OFDM-based WLAN systems[J]. IEEE Transactions on Circuits and Systems, 2008, 55(3): 672-686.

[12] CARLOS R, PARRA-M ICHEL R, RENTERIA G. Design and implementation of a multi-standard interleaver for 802.11a, 802.11n, 802.16e&DVB standards[C]//International Conference on Reconfigurable Computing and FPGAs. Cancun: IEEE Press, 2008: 379-384.

[13] IACONO D L, RONCHI M, TORRE L, et al.M IMO-OFDM physical layer real-time prototyping[C]//IEEE Wireless Communication and Networking Conference. Las Vegas, NV: IEEE Press, 2008:18-23.

[14] ASGHAR R, LIU D. Low complexity hardware interleaver for M IMO-OFDM based w ireless LAN[C]//IEEE International Symposium on Circuits and Systems. Taipei:IEEE Press, 2009: 1747-1750.

編 輯 張 俊