基于低功耗的BIST測試生成結構優(yōu)化設計

姚麗婷，談恩民

（桂林電子科技大學 電子工程學院，廣西 桂林541004）

現今的SOC測試設計中，面臨著許多問題，尤其是在降低功耗方面。由于在測試模式下，功耗消耗比正常模式下高很多[1]，為了解決測試功耗問題，許多學者從許多不同的角度進行了各種改進嘗試。在VLSI電路設計中，低功耗問題已成為測試問題的首選。在電路測試過程中由于測試向量的偽隨機特性導致測試效率隨測試向量的增加迅速下降，要達到一定的故障覆蓋率必須需要產生很長的測試向量集，測試向量的偽隨機特性和無效測試向量（對故障覆蓋率沒有貢獻的測試向量）導致測試功耗增加。因此，在測試模式下電路的功耗要比正常工作模式下要高很多，可以達到兩倍以上。由于CMOS電路的測試功耗主要由電路節(jié)點的翻轉引起，過度頻繁的翻轉將帶來成本、可靠性、性能和驗證等方面的問題。由于功耗的增加，為了散發(fā)產生的熱量則必然要采用散熱性好但成本高的封裝工藝，增加了產品成本。同時集聚的熱量會導致硅晶失效、電子遷移等，降低了系統(tǒng)的可靠性[2]。

在BIST中常用線性反饋移位寄存器（LFSR）作為測試模式生成器（TPG）。LFSR必須產生很長的測試矢量集才能滿足故障覆蓋率的要求，但這些矢量消耗了大量的功率。在系統(tǒng)工作模式下，應用于給定電路的連續(xù)功能輸入矢量具有重要的相關性，而有LFSR產生的連續(xù)測試向量之間的相關性很低。因此，在測試期間會增加電路中節(jié)點的翻轉活動，導致功耗的增大。

1 功耗分析

CMOS電路的功耗一般由靜態(tài)功耗和動態(tài)功耗兩部分組成。在CMOS電路中由于各種泄漏電流的存在，從而導致了CMOS的靜態(tài)功耗，因為CMOS的電路結構決定了上下兩只互補晶體管只在翻轉時才全部導通，其他時候則總有一只處于截止狀態(tài)，所以靜態(tài)功耗的影響并不大。而動態(tài)功耗則是由電容充放電和短路電流功耗所構成。對于現在的CMOS電路而言動態(tài)功耗是電路功耗的主要部分，因此降低測試功耗的前提是分析和估計動態(tài)功耗。

下面介紹幾個有關功耗的概念[2-3]：

1）總功耗 測試模式下電路節(jié)點翻轉次數的總和。對于電池供電的設備，它影響電池在上電自檢測試模式下的使用時間。

2）平均功耗 一段時間內總功耗的平均值，即總功耗與時間之比。平均功耗的增加會導致熱載效應，如不及時散發(fā)熱量將導致硅片、焊點以及封裝的結構性損壞。

3）瞬時功耗 在任意特定時刻的測試功耗，一般是指一個同步時鐘周期的功耗。瞬時功耗過大可能會引起功率分配系統(tǒng)過載，導致供電停止。

4）峰值功耗 在任意特定時刻的最高功耗值，它決定了電路的電氣特性和熱特性的界限以及封裝形式。如果峰值功耗超過一定的界限，電路將不能正常工作。時間上，電路峰值功耗的時間窗口與該電路的熱容量有關，有時定義這一時間窗口為一個時鐘周期只是簡單的假設。例如，對于一個被測電路在某個時鐘周期達到峰值功耗而其他時間都小于熱容量界限，則電路不會輕易損壞，這是由于一個周期的峰值功耗還不能將溫度提升到電路熱容量的界限，除非該峰值功耗遠遠超過正常值。要損壞電路硅片，高功耗必須持續(xù)多個周期。

CMOS電路的功耗主要由功能跳變、短路電流、競爭冒險和漏電流引起的，前三種稱為動態(tài)功耗，它是由電路器件翻轉時負載電容充放電及短路電流構成，被認為是電路功耗的主要來源，某一節(jié)點的動態(tài)功耗[4]：

式中，Si為此節(jié)點翻轉的次數，Fi為該節(jié)點的扇出數，Co為單位輸出的負載電容，VDD代表電源電壓，SiFi稱為節(jié)點i WSA（Weighted Switching Activity）。

根據式（1）的推導，在測試過程中，若輸入一對連續(xù)的測試向量（Vk-1，Vk）時電路消耗的功耗為：

式中，i指電路中的所有節(jié)點，s（i，k）是測試向量 Vk使節(jié)點 i產生的翻轉數。

如果T表示時鐘周期，則瞬時功耗Einst（Vk）就是單位時間內連續(xù)測試向量所產生的功耗，即為：

若假設偽隨機測試序列的長度為Lengthtest，那么在測試過程中電路消耗的總功耗就是k個測試向量在被測電路上所產生的功耗之和，表示為：

同時平均功耗為總功耗與總測試時間的比值，即：

而峰值功耗就是瞬時功耗的最大值，即：

由于電源電壓和單位輸出負載電容是定值，SiFi是功耗分析中唯一可變因素，所以WSA可作為衡量功耗的標準?？紤]電路總的測試矢量集 TP=（V1，V2,…，Vn）， 電路總的 WSA 為：

其中 i包括電路中所有的節(jié)點，S（i，k）為矢量 TPK引起節(jié)點i翻轉的次數。為了最大限度地降低CUT輸入端的跳變率，可以采用在LFSR生成的每兩個相鄰向量之間插入n個向量（n為LFSR的位數），使它們中的每一個與其前驅向量只有1位不同，這樣就可以獲得準單輸入的偽隨機測試向量集（僅在LFSR產生下一個向量時是單跳變），使得平均功耗由于Si的減小而降低。同時保持測試集的長度不變、即測試時間t不變，故電能消耗也得到縮減。

2 低功耗設計

基于以上所述，為提高測試矢量間的相關性，降低測試功耗，對LFSR結構進行改進，達到減少跳變的效果，即在相鄰向量之間插入3個向量，這種設計沒有降低原序列的隨機特性，卻減少了被測電路輸入端的變化，所以達到了降低功耗的效果[5-7]。

式中， j∈{1，2，…，n}，R∈{0，1}。

Tk2也可以按照相同的方法得到。如果Ti和Tk2對應位相同，那么Tk1的相應位也取此值；如果不同，取隨機的R值，這種方法稱作R注入。

圖1為LP-TPG結構即Low Power LFSR，它是由en1，en2，sel1，sel2共同作用下進行工作的。工作流程如下：

1）en1en2=10，sel1sel2=11。 LFSR 的前半部分激活，后半部分處于空置狀態(tài)。選擇sel1sel2=11，使LFSR的全部狀態(tài)得到輸出，即 Ti。

2）en1en2=00，sel1sel2=10。 LFSR 全部 處于空置 狀態(tài)。LFSR前半部分的狀態(tài)被輸送到輸出端O1到On/2，而R注入電路的輸出被輸送到輸出端 O（n/2）+1到 On。 即生成 Tk1。

3）en1en2=01，sel1sel2=11。 LFSR 的后半部分激活，前半部分處于空置狀態(tài)。LFSR的全部狀態(tài)得到輸出，即Tk2。

4）en1en2=00，sel1sel2=01。LFSR全部處于空置狀態(tài)。前半部分的R注入電路輸出被輸送到輸出端O1到On/2，LFSR后半部分的狀態(tài)直接輸出到輸出端 O（n/2）+1到 On。即生成Tk3。

5）返回步驟 1）生成 Ti+1。

8位LFSR使用LP-TPG生成向量的結果如表1所示。

表1 8位LFSR使用LP-TPG生成的向量Tab.1 Vector generated by 8-bit LFSR with LP-TPC

3 試驗結果

將這種低功耗測試生成方案在ISCAS基準電路上進行試驗，測試性能分析所用到的工具是：組合電路確定向量生成工具atalanta，組合電路并發(fā)故障仿真工具fsim。

試驗前用C++編程模擬上述測試生成過程，將得到的測試向量集施加給待測電路，再計算電路功耗和故障覆蓋率。由于在測試模式下電路的功耗要比正常工作模式下要高很多，而主要是由電路節(jié)點的翻轉所引起的，所以經過對LFSR結構的改進后，可以提高測試序列間的相關性，減少測試序列長度的同時也降低輸入跳變。表2中給出了傳統(tǒng)LFSR以及改進后的LP-TPG所產生的測試矢量個數以及WSA值的對比，表3則是對兩種方案所得到的結果進行比較，從而計算出相對的降低幅度。

表2 兩種不同方案的測試生成結構比較結果Tab.2 Results for two different test generation methods

表3 LP-TPG較LFSR功耗的降低比率Tab.3 Changes in test length，average and peak WSA compare to LFSR

從表3中的分析結果可以看出，經過LFSR改進的LPTPG結構的測試矢量個數、平均功耗、峰值功耗都較之前得到了相對的提高。可見傳統(tǒng)的LFSR結構經改進后，性能得到提高，對測試長度，測試功耗都有所改善，具有一定的發(fā)展前景，對比前后測試方案，本文提出的方案存在一定優(yōu)點。

4 結 論

本文提出在測試模式期間降低平均功耗和峰值功耗，利用增加測試矢量之間的相關性，提高輸入矢量的跳變率，從而達到降低功耗的效果。LP-TPG所產生的測試序列之間的跳變較少，不但可以降低平均功耗，而且也降低了測試中的峰值功耗，同時并不影響故障覆蓋率。因此，LP-TPG相對于傳統(tǒng)的LFSR結構更高效。

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