基于DDS的快速頻率源的研制

高 峰

(船舶重工集團(tuán)公司723所,揚(yáng)州225001)

0 引 言

直接數(shù)字頻率合成(DDS)技術(shù)在上世紀(jì)70年代提出后,隨著器件水平的提高發(fā)展十分迅速。與傳統(tǒng)的直接頻率合成(DS)、鎖相環(huán)間接頻率合成(PLL)相比,DDS具有頻率切換時(shí)間極短、頻率分辨率高、相位連續(xù)和相位噪聲低等優(yōu)勢(shì)。因此,基于DDS技術(shù)的頻率合成器在高速跳頻系統(tǒng)中得到廣泛的應(yīng)用,在充分發(fā)揮DDS高速頻率切換的同時(shí)如何進(jìn)一步提高頻率合成器輸出頻譜純度,是DDS頻率合成器需要解決的關(guān)鍵問(wèn)題之一。

1 基于DDS的頻率源方案

本頻率源技術(shù)的設(shè)計(jì)要求為輸出頻率范圍5～7GHz信號(hào),跳頻步進(jìn)≤1kHz,頻率切換時(shí)間≤0.1 μ s,相位噪聲 ≤-100 dBc/Hz@1kHz,帶內(nèi)雜散≤-60 dBc。該頻率源方案原理框圖如圖1所示。

圖1 頻率源原理框圖

2 頻率源設(shè)計(jì)

2.1 技術(shù)參數(shù)分析

(1)跳頻步進(jìn)

該頻率源要求跳頻步進(jìn)≤1 kHz,所選用的DDS芯片BTDS856具有32位頻率控制字,頻率精度可達(dá)Fclk×2-32Hz,因此輸出信號(hào)的跳頻步進(jìn)取決于DDS的時(shí)鐘頻率。由于DDS芯片最高時(shí)鐘頻率可達(dá)3.2 GHz,本方案中選用2.8 GHz的鎖相介質(zhì)振蕩器(PDRO)作為DDS的時(shí)鐘頻率,則DDS的頻率分辨率為:

而本方案中DDS輸出信號(hào)二倍頻后的頻率分辨率約為1.3 Hz,所以最后輸出信號(hào)的頻率步進(jìn)可滿足≤1 kHz的要求。

(2)頻率切換時(shí)間

該頻率源的頻率切換時(shí)間主要取決于DDS及PIN開(kāi)關(guān)的切換時(shí)間。由于該DDS頻率切換時(shí)間為8個(gè)時(shí)鐘周期,因此DDS的頻率切換時(shí)間為:

再加上FPGA及接口芯片等數(shù)字電路傳送頻率控制字的延時(shí),DDS輸出信號(hào)的頻率切換時(shí)間≤10 ns。

而PIN開(kāi)關(guān)的切換時(shí)間主要取決開(kāi)關(guān)控制碼是否需要解碼及PIN二極管的導(dǎo)通關(guān)斷時(shí)間,在本頻率源設(shè)計(jì)中由于FPGA輸出端口充足,因此直接提供PIN開(kāi)關(guān)控制碼,無(wú)解碼過(guò)程的延時(shí)。而選用開(kāi)關(guān)采用的PIN二極管導(dǎo)通關(guān)斷時(shí)間≤50 ns。因此,該頻率源能夠滿足頻率切換時(shí)間≤0.1 μ s的要求。

(3)相位噪聲

該頻率源的相位噪聲要求≤-100dBc/Hz@1 kHz。相位噪聲計(jì)算公式的推導(dǎo)在許多頻率源的書(shū)中都有詳細(xì)的闡述和推導(dǎo)(參考文獻(xiàn)[2]有詳細(xì)介紹),本文就不進(jìn)行展開(kāi)敘述了。頻率源輸出信號(hào)的相位噪聲主要取決于頻率變換時(shí)產(chǎn)生的相位噪聲的惡化,其惡化規(guī)律可認(rèn)為滿足公式(3),式中的θnOUT(t)為頻率變換后的信號(hào)相位噪聲,θnIN(t)為頻率變換前信號(hào)的相位噪聲:

本設(shè)計(jì)中選用了相位噪聲為-150dBc/Hz@1kHz的恒溫晶振作為頻率源的基準(zhǔn)源,選用2.8 GHz的PDRO作為DDS的時(shí)鐘信號(hào),該P(yáng)DRO輸出信號(hào)的相位噪聲依據(jù)公式(3)計(jì)算后為-121 dBc/Hz@1 kHz,一般來(lái)說(shuō),PDRO輸出信號(hào)的相位噪聲可能會(huì)比理論計(jì)算值差3 dB左右,因此DDS時(shí)鐘信號(hào)的相位噪聲實(shí)際值大約為-118 dBc/Hz@1kHz。DDS的相位噪聲依據(jù)公式(3)計(jì)算后大約為-132 dBc/Hz@1 kHz。DDS輸出信號(hào)經(jīng)過(guò)二倍頻后的相位噪聲依據(jù)公式(3)計(jì)算后大約為-126 dBc/Hz@1kHz。而4.4～6 GHz本振信號(hào)的相位噪聲最差為6 GHz,其相位噪聲依據(jù)公式(3)計(jì)算且惡化3 dB后為-111 dBc/Hz@1kHz。DDS的二倍頻信號(hào)與4.4～6 GHz本振信號(hào)混頻后的射頻輸出信號(hào)的相位噪聲可認(rèn)為滿足公式(4),式中的θnOUT(t)為混頻后的射頻信號(hào)相位噪聲,θnIF(t)為參加混頻的中頻信號(hào)(即DDS二倍頻信號(hào))的相位噪聲,約為-118dBc/Hz@1kHz,θnLO(t)為參加混頻的本振信號(hào)(即4.4～6.0 GHz本振信號(hào))的相位噪聲,約為 -111 dBc/Hz@1 kHz。

依據(jù)公式(4)計(jì)算可知最終輸出信號(hào)的相位噪聲大約為-110 dBc/Hz@1kHz,滿足θnOUT(t)≤-100 dBc/Hz@1 kHz的要求。

(4)雜散

該頻率源的雜散要求≤-60 dBc。輸出信號(hào)的雜散主要由以下幾個(gè)因素產(chǎn)生:

(a)DDS二倍頻信號(hào)的雜散;

(b)4.4～6 GHz的本振信號(hào)的雜散;

(c)DDS二倍頻信號(hào)與4.4～6 GHz的本振信號(hào)混頻后產(chǎn)生的交調(diào)信號(hào)。

圖2為當(dāng)時(shí)鐘頻率為3GHz時(shí),DDS輸出1 GHz信號(hào)的頻譜。

圖2 時(shí)鐘頻率=3 GHz,DDS輸出1 GHz信號(hào)的頻譜

該DDS在3 GHz的時(shí)鐘信號(hào)下輸出1 GHz信號(hào)雜散≤-70 dBc,則當(dāng)時(shí)鐘信號(hào)為2.8 GHz時(shí),輸出300～500 MHz的信號(hào)雜散亦≤-70 dBc,但DDS輸出信號(hào)中伴隨著2.8 GHz時(shí)鐘信號(hào),采用300～500 MHz的LC濾波器可將該時(shí)鐘信號(hào)濾除,DDS信號(hào)二倍頻后,考慮到300 MHz信號(hào)的三次諧波落在6 00～10 00MHz帶內(nèi) ,采用6 00～800 MHz、800～1 000 MHz的2路開(kāi)關(guān)濾波器組對(duì)二倍頻信號(hào)進(jìn)行濾波,根據(jù)雜散惡化原理,二倍頻后信號(hào)雜散將惡化6dB,則DDS二倍頻信號(hào)雜散≤-64 dBc。

4.4 ～6 GHz的本振信號(hào)由100 MHz的晶振基準(zhǔn)信號(hào)倍頻后得到,晶振輸出100 MHz信號(hào)雜散≤-80dBc,該雜散為近端雜散,采用中心頻率為100 MHz的晶體濾波器可以將近端雜散抑制至-110 dBc以下,4.4～6 GHz信號(hào)的最大倍頻比為60倍,根據(jù)雜散惡化原理,4.4～6 GHz信號(hào)的雜散最多惡化35 dB,則也能保證雜散≤-70 dBc。

DDS二倍頻信號(hào)與4.4～6 GHz的本振信號(hào)混頻后產(chǎn)生的交調(diào)信號(hào)都能通過(guò)后面的開(kāi)關(guān)濾波器組濾掉,最后輸出的5～7 GHz信號(hào)雜散能夠達(dá)到小于-60 dBc的指標(biāo)。

2.2 DDS電路設(shè)計(jì)

DDS原理在很多頻率源的文獻(xiàn)中都能找到相關(guān)內(nèi)容的闡述(參考文獻(xiàn)[1]有詳細(xì)介紹),本文就不作介紹了。近年來(lái)出現(xiàn)了許多高性能的DDS芯片,本設(shè)計(jì)使用的Euvis公司的DDS芯片BTDS856憑借其優(yōu)異性能在眾多場(chǎng)合得到了廣泛應(yīng)用。該DDS芯片具有32位頻率分辨率、13位ROM 相位分辨率、11位DAC幅度分辨率,能夠產(chǎn)生高達(dá)1.6 GHz模擬信號(hào)輸出(當(dāng)時(shí)鐘頻率為3.2 GHz時(shí))。初始相位可預(yù)置為零度。DDS芯片BTDS856有32位頻率控制字,頻率精度可達(dá)Fclk×2-32Hz,設(shè)計(jì)時(shí)選用Altera公司的FPGA芯片EP2C8208I8來(lái)實(shí)現(xiàn)頻率控制。采用2.8 GHz高穩(wěn)定鎖相源作為DDS輸入時(shí)鐘頻率。為了滿足雜散指標(biāo),DDS輸出信號(hào)選用3 00～50 0 MHz,頻率精度為0.5kHz,在這一頻段里,DDS輸出信號(hào)的雜散≤-70 dBc。DDS信號(hào)輸出采用300～500 MHz的LC濾波器,既可以濾除2.8 GHz時(shí)鐘信號(hào),又可以對(duì)300 MHz以下的低頻串?dāng)_信號(hào)進(jìn)行抑制。

2.3 變頻設(shè)計(jì)

將300～50 0MHz的DDS信號(hào)變頻至5～7 GHz可采用多種變頻方案實(shí)現(xiàn)。考慮到選用的DDS輸出信號(hào)帶寬僅200 MHz,如直接將DDS信號(hào)上變頻則混頻后的開(kāi)關(guān)濾波器組通道太多,造成設(shè)備量大、成本高,因此DDS輸出信號(hào)首先必須進(jìn)行帶寬拓展,帶寬拓展可采用倍頻和混頻的方式,倍頻方式成本低,體積小,但惡化了雜散、相位噪聲指標(biāo),混頻方式成本高,體積大,但不會(huì)惡化雜散、相位噪聲指標(biāo),結(jié)合本頻率源技術(shù)指標(biāo)要求進(jìn)行分析后,決定選用倍頻方式,雖然惡化了雜散、相位噪聲指標(biāo),但最終輸出信號(hào)能夠滿足要求。二倍頻器選用minicircuits公司的SYK-2R,該二倍頻器對(duì)基頻及三次諧波的抑制高達(dá)35 dBc,在二倍頻器后放大濾波,然后輸出600～1 000 MHz的信號(hào)。

4.4 ～6 GHz的本振信號(hào)也可采用多種方案產(chǎn)生,如五個(gè)鎖相源+單刀五擲開(kāi)關(guān)(該方案成本高,體積大,故障率相對(duì)高),或用寬帶數(shù)字鎖相源(該方案頻率切換時(shí)間較長(zhǎng))。經(jīng)過(guò)分析最終采用諧波譜發(fā)生器+五路開(kāi)關(guān)濾波器組的方案。該方案體積小,頻率切換時(shí)間短,故障率低。將100 MHz基準(zhǔn)信號(hào)四倍頻后產(chǎn)生400 MHz信號(hào),利用諧波譜發(fā)生器和開(kāi)關(guān)濾波器組得到4.4～6 GHz(頻率步進(jìn)為400 MHz)的信號(hào);再將此信號(hào)放大后與DDS二倍頻信號(hào)混頻,然后經(jīng)過(guò)開(kāi)關(guān)濾波器組和放大器,得到最終的5～7 GHz輸出信號(hào)。

2.4 測(cè)試結(jié)果

該頻率源完成后對(duì)各項(xiàng)技術(shù)指標(biāo)進(jìn)行了測(cè)試,均滿足技術(shù)設(shè)計(jì)要求。其中帶內(nèi)雜散≤-65 dBc(測(cè)試儀表HP8563E);通過(guò)示波器比較輸入頻率切換控制碼和輸出射頻信號(hào)檢波脈沖頻率切換時(shí)間≤0.1 μ s;相位噪聲 ≤-105 dBc/Hz@1kHz(測(cè)試儀表為Aeroflex-Europtest公司PN9000相位噪聲測(cè)試系統(tǒng)),如圖3所示。

在高低溫測(cè)試時(shí),發(fā)現(xiàn)高溫下輸出信號(hào)的相位噪聲惡化,經(jīng)分析后發(fā)現(xiàn)該DDS芯片在高低溫下對(duì)時(shí)鐘信號(hào)功率電平要求有差別,環(huán)境溫度越高,DDS芯片對(duì)時(shí)鐘信號(hào)功率電平要求越高,在高溫(+60℃)和低溫(-20℃)環(huán)境溫度下,DDS芯片對(duì)時(shí)鐘信號(hào)功率電平的需求相差15 dB以上。由于該DDS芯片對(duì)時(shí)鐘信號(hào)功率電平有上限要求,過(guò)高則易燒毀DDS芯片。因此為了DDS的正常工作且不被燒毀,對(duì)DDS信號(hào)產(chǎn)生電路進(jìn)行了改進(jìn),增加了溫度傳感器,并在時(shí)鐘信號(hào)輸入端增加了數(shù)控衰減器,通過(guò)溫度傳感器采集當(dāng)前環(huán)境溫度信息,對(duì)照現(xiàn)場(chǎng)可編程門陣列(FPGA)內(nèi)的預(yù)置溫度功率校表,控制數(shù)控衰減器的衰減量,來(lái)實(shí)現(xiàn)時(shí)鐘信號(hào)功率保持在DDS芯片正常工作所需最佳電平。

圖3 相位噪聲測(cè)試結(jié)果

3 結(jié)論

該頻率源利用DDS芯片BTDS856高時(shí)鐘、寬帶寬、低雜散等特性,實(shí)現(xiàn)了寬帶、快速、低雜散、低相噪的性能。應(yīng)用于某型搜索雷達(dá)后,達(dá)到設(shè)計(jì)效果。

[1]費(fèi)元春,蘇廣川,米紅,楊明,程燕.寬帶雷達(dá)信號(hào)產(chǎn)生技術(shù)[M].北京:國(guó)防工業(yè)出版社,2002.

[2]趙國(guó)慶.雷達(dá)對(duì)抗原理[M].西安:西安電子科技大學(xué)出版社,1999.

[3]武國(guó)機(jī).微波電子線路[M].西安:西北工業(yè)大學(xué)出版社,1994.