基于FPGA+DSP的雷達(dá)信號(hào)處理模塊的設(shè)計(jì)

閆大偉，吳 軍，向建軍

（空軍工程大學(xué) 工程學(xué)院，陜西 西安 710038）

基于FPGA+DSP的雷達(dá)信號(hào)處理模塊的設(shè)計(jì)

閆大偉，吳 軍，向建軍

（空軍工程大學(xué) 工程學(xué)院，陜西 西安 710038）

針對(duì)現(xiàn)代機(jī)載雷達(dá)信號(hào)處理系統(tǒng)的通用性、靈活性要求，提出了一種基于 DSP+FPGA的雷達(dá)信號(hào)處理系統(tǒng)的設(shè)計(jì)方法。以機(jī)載PD雷達(dá)信號(hào)處理系統(tǒng)為例，給出了測(cè)試結(jié)果，完成的系統(tǒng)具有高可靠性和實(shí)時(shí)性。

雷達(dá)信號(hào)處理系統(tǒng)；現(xiàn)場(chǎng)可編程邏輯陣列；數(shù)字信號(hào)護(hù)理；模塊

1 雷達(dá)信號(hào)處理機(jī)方案設(shè)計(jì)

1.1 雷達(dá)信號(hào)處理的目的

現(xiàn)代機(jī)載雷達(dá)信號(hào)處理的任務(wù)繁重，主要功能是在空空方式下將AD數(shù)據(jù)錄取后進(jìn)行數(shù)字脈壓處理、數(shù)據(jù)格式轉(zhuǎn)換和重排、加權(quán)降低頻譜副瓣電平，然后進(jìn)行匹配濾波或相參積累（FFT或 DFT）、根據(jù)重復(fù)頻率的方式進(jìn)行一維或二維CFAR處理、跟蹤時(shí)測(cè)角等運(yùn)算后提取出點(diǎn)跡目標(biāo)送給數(shù)據(jù)處理機(jī)?？盏胤绞较逻€要進(jìn)行地圖（如RBM和SAR）等相關(guān)圖像成像處理，最后坐標(biāo)轉(zhuǎn)換成顯示數(shù)據(jù)送給顯控處理機(jī)。

上述任務(wù)需要基于百萬(wàn)門級(jí)可編程邏輯器件FPGA與高性能DSP芯片作為信號(hào)處理模塊，以充分滿足系統(tǒng)的實(shí)時(shí)性要求，同時(shí)為了縮短機(jī)載雷達(dá)系統(tǒng)的研制周期和減少開發(fā)經(jīng)費(fèi)，設(shè)計(jì)的基本指導(dǎo)思想是通用化的信號(hào)處理模塊，可以根據(jù)不同要求，通過(guò)軟件自由修改參數(shù)，方便用戶使用。

1.2 系統(tǒng)模塊化設(shè)計(jì)方案

如圖1所示的功能模塊，除了信號(hào)處理所必需的脈沖壓縮模塊、為MTD模塊作準(zhǔn)備的數(shù)據(jù)重排模塊、FIR濾波器組模塊、求模模塊、恒虛警處理模塊和顯示數(shù)據(jù)存儲(chǔ)模塊外，還包括雷達(dá)同步信號(hào)和內(nèi)部處理同步產(chǎn)生模塊、自檢數(shù)據(jù)產(chǎn)生模塊以及不同測(cè)試點(diǎn)測(cè)試數(shù)據(jù)采樣存儲(chǔ)模塊。這些模塊更加豐富了系統(tǒng)的功能，使得雷達(dá)系統(tǒng)的研制者能夠更方便地測(cè)試和觀察信號(hào)處理各功能模塊的工作情況。

主要功能模塊的具體功能描述如下[3，4]：

（1）正交采樣是信號(hào)處理的第一步，擔(dān)負(fù)著為后續(xù)處理提供高質(zhì)量數(shù)據(jù)的任務(wù)，中頻接收機(jī)輸出的信號(hào)先通過(guò)A/D轉(zhuǎn)換器進(jìn)行采樣，然后進(jìn)行正交解調(diào)，以獲得中頻信號(hào)的基帶信號(hào)（也稱為中頻信號(hào)的復(fù)包絡(luò)）的I、Q兩路正交信號(hào)，采樣的速率和精度是需要考慮的首要問(wèn)題，采樣系統(tǒng)引起的失真應(yīng)當(dāng)被限定在后續(xù)信號(hào)處理任務(wù)所要求的誤差范圍內(nèi)。

（2）脈沖壓縮模塊是在發(fā)射峰值功率受限的情況下，使用匹配濾波器將接收到的寬脈沖信號(hào)變成窄脈沖且保持能量不變，以獲得更高的距離分辨力和較遠(yuǎn)的探測(cè)距離，使得雷達(dá)作用距離和距離分辨力之間的矛盾得到較好的解決。

（3）MTD模塊通過(guò)各種濾波器，濾出雜波而取出運(yùn)動(dòng)目標(biāo)的回波，從而大大改善了雜波背景下檢測(cè)運(yùn)動(dòng)目標(biāo)的能力，而且提高了雷達(dá)的抗干擾能力。

（4）采用恒虛警模塊能夠隨著觀測(cè)目標(biāo)的背景雜波大小而自適應(yīng)調(diào)整地門限代替固定門限，以防止雜波干擾增大時(shí)虛警概率過(guò)高，從而保證當(dāng)雜波功率或其他參數(shù)發(fā)生變化時(shí)，輸出端的虛警概率保持恒定。

2 系統(tǒng)硬件實(shí)現(xiàn)

基于以上實(shí)現(xiàn)方案，雷達(dá)信號(hào)處理器的硬件結(jié)構(gòu)如圖2所示，主要硬件資源為：一片Xilinx公司Virtex-4系列的XC4VSX55芯片，該系列器件整合了高達(dá)200 000個(gè)邏輯單元，系統(tǒng)時(shí)鐘高達(dá)500 MHz，并具備高密度和低功耗的特點(diǎn)；一片TI公司的TMS320C6416芯片，系統(tǒng)時(shí)鐘達(dá)600 MHz～1 GHz，運(yùn)算速度可以達(dá)到4 800 MIPS，用戶可根據(jù)對(duì)處理速度的需要，選擇不同的工作主頻；12片ADI公司的數(shù)模轉(zhuǎn)換器 AD9765。

該信號(hào)處理流程可分為 3個(gè)階段：（1）預(yù)處理，由雷達(dá)接收機(jī)接收到的信號(hào)經(jīng)過(guò)放大器，濾波后通過(guò)A/D進(jìn)行采樣，包括數(shù)據(jù)格式轉(zhuǎn)換及數(shù)字脈沖壓縮；其次是信號(hào)處理階段，信號(hào)處理系統(tǒng)根據(jù)工作方式，完成相參積累、MTD檢測(cè)及 CFAR，或者完成圖像處理，例如實(shí)波束地圖（RBM）和SAR，主要通過(guò)寫入主處理FPGA算法完成；（2）處理主要完成結(jié)果的匯總、噪聲統(tǒng)計(jì)以及諸如抗干擾之類的處理，這一過(guò)程主要由扮演協(xié)處理器的DSP芯片組處理，并進(jìn)行轉(zhuǎn)存結(jié)果并顯示。通訊接口采用RS-232串行接口連接器的9針DB9，實(shí)際使用時(shí)只使用了其中的RXD、TXD、信號(hào)地三條線；（3）由于RS-232電氣規(guī)定與常用的TTL或CMOS電平不兼容，故在與相關(guān)電路連接時(shí)，要使用專門的電平轉(zhuǎn)換芯片[6]。

3 系統(tǒng)軟件設(shè)計(jì)

雷達(dá)信號(hào)處理機(jī)的軟件設(shè)計(jì)包括兩方面：FPGA內(nèi)部功能模塊設(shè)計(jì)和DSP控制程序設(shè)計(jì)。

3.1 FPGA內(nèi)部功能模塊設(shè)計(jì)

FPGA內(nèi)部功能模塊設(shè)計(jì)是整個(gè)系統(tǒng)的核心，主要功能是雷達(dá)回波數(shù)字信號(hào)的處理以及DSP接口和其他對(duì)外接口邏輯設(shè)計(jì)。雷達(dá)回波信號(hào)處理是本系統(tǒng)的核心，包括數(shù)字正交解調(diào)、脈沖壓縮處理、MTD、恒虛警處理等算法的硬件實(shí)現(xiàn)。

另外，F(xiàn)PGA還需要完成與計(jì)算機(jī)、DSP以及數(shù)模轉(zhuǎn)化器的通訊功能。與通用計(jì)算機(jī)采用RS-232串行通訊接口，與DSP通過(guò)EMIF連接實(shí)現(xiàn)FPGA與DSP之間數(shù)據(jù)交換與存儲(chǔ)。因此，F(xiàn)PGA在邏輯設(shè)計(jì)時(shí)主要包括RS232接口邏輯、與DSP接口邏輯、信號(hào)處理算法邏輯以及輸出邏輯4個(gè)部分。

3.2 DSP控制程序設(shè)計(jì)

DSP在整個(gè)系統(tǒng)中起著控制、調(diào)整的作用，DSP與FPGA之間通過(guò) EMIF連接實(shí)現(xiàn)相互間的數(shù)據(jù)交換。系統(tǒng)的DSP軟件設(shè)計(jì)包括接收程序和串口程序兩部分。接收程序完成從FPGA讀取目標(biāo)處理結(jié)果任務(wù)，數(shù)據(jù)接收后存儲(chǔ)在內(nèi)部RAM中。串口程序完成處理后信號(hào)到下位數(shù)據(jù)處理系統(tǒng)的發(fā)送任務(wù)。程序從判斷串口的 FIFO為空引起中斷開始，讀取DSP內(nèi)部RAM緩沖區(qū)中數(shù)據(jù)，并按照通信協(xié)議由串口發(fā)送目標(biāo)結(jié)果信息。

4 主要特點(diǎn)

設(shè)計(jì)的信號(hào)處理系統(tǒng)最突出的特點(diǎn)是高度并行、數(shù)據(jù)吞吐量大及實(shí)時(shí)性高。以大規(guī)模FPGA及高性能DSP共同構(gòu)造的信號(hào)處理系統(tǒng)具有以下優(yōu)點(diǎn)：

（1）軟硬功能的重新劃分及軟硬協(xié)同。對(duì)于一個(gè)算法，用硬件實(shí)現(xiàn)的特點(diǎn)是速度快實(shí)時(shí)性強(qiáng)，但硬件設(shè)計(jì)較為復(fù)雜、靈活性差、精度較受限制。此系統(tǒng)可以在速度與精度要求上達(dá)到相對(duì)平衡。

（2）對(duì)外具有豐富的接口，既可以當(dāng)作一塊獨(dú)立的板卡使用，也可以在CPCI機(jī)箱上作為標(biāo)準(zhǔn)板卡使用；同時(shí)，其具有豐富的底層軟件庫(kù)，可以提供良好的二次開發(fā)空間。

（3）設(shè)計(jì)的通用化的信號(hào)處理模塊，可以根據(jù)不同的要求，通過(guò)軟件自由修改參數(shù)，方便用戶使用。

（4）高速串行互聯(lián)技術(shù)的成熟，解決了多年來(lái)一直困擾系統(tǒng)發(fā)展的帶寬不足問(wèn)題，用串行通道取代并行總線已成為趨勢(shì)，并且其優(yōu)勢(shì)是顯而易見的。

5 應(yīng)用舉例

選擇機(jī)載雷達(dá)的模擬回波信號(hào)在 L結(jié)構(gòu)（LPRF和MPRF模式簡(jiǎn)稱L結(jié)構(gòu)）下進(jìn)行處理，通過(guò)計(jì)算機(jī)仿真分析系統(tǒng)的可操作性以及可靠性。在L結(jié)構(gòu)下，各個(gè)參數(shù)如表1所示。可以看出只是脈沖重復(fù)周期和信號(hào)形式的不同，因此只需要根據(jù)不同的信號(hào)選擇不同的脈沖壓縮系數(shù)即可。

表1 LPRF及MPRF參數(shù)

（1）混頻：由于中頻 60 MHz，采樣 48 MHz，故混頻NCO頻率為12 MHz，如圖3所示。

（2）DDC：由于濾波器的影響，經(jīng)過(guò)抽取后的數(shù)據(jù)率應(yīng)大于等于信號(hào)帶寬的1.25倍，即抽取后的數(shù)據(jù)率應(yīng)大于2.5 MHz，選取抽取率為 8，則抽取濾波器的階數(shù)為160階,抽取后數(shù)據(jù)速率為6 MHz。下變頻后信號(hào)I（XS05輸出）、Q（XS06輸出）由DA送出可供觀察，如圖4所示。

（3）脈沖壓縮：LPRF有 3種信號(hào)形式：7位巴克碼，13位巴克碼，線性調(diào)頻。因此需要不同的匹配濾波器系數(shù)，此處信號(hào)處理根據(jù)不同的信號(hào)形式自動(dòng)切換。圖5是線性調(diào)頻信號(hào)脈壓后的仿真波形。

（4）動(dòng)目標(biāo)檢測(cè)及恒虛警：MTD采用8點(diǎn)的FFT實(shí)現(xiàn)，恒虛警采用兩邊距離單元平均算法，保護(hù)單元為2，平均單元為8。如圖6所示為經(jīng)過(guò)FFT后8個(gè)通道取模仿真波形以及恒虛警門限仿真波形，此圖中恒虛警系數(shù)為1。

雷達(dá)信號(hào)處理是雷達(dá)系統(tǒng)的一個(gè)極其重要的組成部分，現(xiàn)代雷達(dá)技術(shù)的發(fā)展越來(lái)越倚重于信號(hào)處理。本文基于FPGA的可編程系統(tǒng)，從而具有設(shè)計(jì)靈活、集成度高、功耗低、開發(fā)周期短以及開發(fā)成本低的優(yōu)點(diǎn)，實(shí)現(xiàn)了一個(gè)通用的雷達(dá)信號(hào)處理機(jī)平臺(tái)。實(shí)驗(yàn)表明，這種信號(hào)處理機(jī)實(shí)時(shí)處理能力強(qiáng)，結(jié)構(gòu)可重構(gòu)性強(qiáng)，對(duì)雷達(dá)信號(hào)處理算法的適應(yīng)能力較強(qiáng)，并且工作穩(wěn)定可靠。

[1]杜子妮.基于 DSP-FPGA的通用數(shù)字信號(hào)處理模塊的設(shè)計(jì)[J].雷達(dá)與對(duì)抗，2006（4）：19-21.

[2]李悅麗，周智敏，薛國(guó)義.一種基于 DSP和 FPGA的雷達(dá)信號(hào)處理機(jī)設(shè)計(jì)[J].現(xiàn)代雷達(dá)，2004，26（10）：32-35.

[3]柳兵.機(jī)載 PD雷達(dá)信號(hào)處理系統(tǒng)的設(shè)計(jì)[D].西安：西安電子科技大學(xué)，2007（1）.

[4]吳順軍，梅曉春.雷達(dá)信號(hào)處理和數(shù)據(jù)處理技術(shù)[M].北京：電子工業(yè)出版社，2008.

[5]楊劍，張?jiān)拢愒?數(shù)字化通用信號(hào)處理機(jī)設(shè)計(jì)[J].電路與系統(tǒng)學(xué)報(bào)，2009（4）：25-28.

[6]孟慶海，張洲.VHDL基礎(chǔ)及經(jīng)典實(shí)例開發(fā)[M].西安：西安交通大學(xué)出版社，2008.

[7]梁麗.基于 FPGA的雷達(dá)信號(hào)處理系統(tǒng)設(shè)計(jì)[D].南京：南京理工大學(xué).2006.6.

Design of radar signal processing module based on DSP and FPGA

YAN Da Wei，WU Jun，XIANG Jian Jun
（Engineering Institute，Air Force Engineering University，Xi′an 710038，China）

：According to the requirement of general usage and flexibility for the modern airborne radar DSP system,a radar digital signal processing architecture is designed based on DSP and FPGA.The design method is introduced briefly,the hardware constitutions and software design of the system are expatiated,the advantages of the radar DSP architecture are summarized.The test result is present with the realization of a pulse compression radar as an example in the end.

radar DSP system；FPGA；DSP；module現(xiàn)代雷達(dá)特別是機(jī)載雷達(dá)數(shù)字信號(hào)處理機(jī)的特點(diǎn)是輸入數(shù)據(jù)多，工作模式復(fù)雜，信息處理量大。因此，在一個(gè)實(shí)時(shí)信號(hào)處理系統(tǒng)中，雷達(dá)信號(hào)處理系統(tǒng)要同時(shí)進(jìn)行高速數(shù)據(jù)分配、處理和大量的數(shù)據(jù)交換[1]。而傳統(tǒng)的雷達(dá)信號(hào)處理系統(tǒng)的設(shè)計(jì)思想是基于任務(wù)，設(shè)計(jì)者針對(duì)應(yīng)用背景確定算法流程，確定相應(yīng)的系統(tǒng)結(jié)構(gòu)，再將結(jié)構(gòu)劃分為模塊進(jìn)行電路設(shè)計(jì)。這種方法存在一定的局限性。首先，硬件平臺(tái)的確定會(huì)使算法的升級(jí)受到制約，由此帶來(lái)運(yùn)算量加大、數(shù)據(jù)存儲(chǔ)量增加甚至控制流程變化等問(wèn)題[1]。此外，雷達(dá)信號(hào)處理系統(tǒng)的任務(wù)往往不是單一的，目前很多原來(lái)由模擬電路完成的功能轉(zhuǎn)由數(shù)字器件來(lái)處理。系統(tǒng)在不同工作階段的處理任務(wù)不同,需要兼顧多種功能。這些問(wèn)題都對(duì)通用性提出了進(jìn)一步要求[2]。隨著大規(guī)模集成電路技術(shù)、高速串行處理及各種先進(jìn)算法的飛速發(fā)展，利用高速DSP和FPGA相結(jié)合的系統(tǒng)結(jié)構(gòu)是解決上述問(wèn)題的有效途徑。

TN957.51、TN959.7

A

0258-7998（2010）09-0061-03

book=67,ebook=56

2010-03-15）

閆大偉，男，1986年生，碩士研究生，主要研究方向：智能信息處理。

吳軍，男，1972年生，副教授，碩士，主要研究方向：智能信息處理。

向建軍，男，1975年生，主要研究方向：雷達(dá)信號(hào)處理。