一種采用斜波比較的精細(xì)步進(jìn)延時(shí)系統(tǒng)

摘" 要： 為了實(shí)現(xiàn)高頻信號(hào)在欠采樣條件下的波形重構(gòu)，步進(jìn)延遲脈沖信號(hào)的產(chǎn)生成為順序等效時(shí)間采樣技術(shù)用于觸發(fā)取樣系統(tǒng)進(jìn)行高頻信號(hào)采樣的關(guān)鍵。為此，對(duì)精細(xì)延時(shí)方法進(jìn)行研究，采用斜波比較的方法設(shè)計(jì)了一種精細(xì)步進(jìn)延時(shí)系統(tǒng)，該系統(tǒng)基于微波三極管的開關(guān)特性，結(jié)合恒流源、充放電電路、高速電壓比較器以及可編程DAC產(chǎn)生可調(diào)步進(jìn)延遲時(shí)間的觸發(fā)序列。對(duì)該系統(tǒng)進(jìn)行仿真分析以及實(shí)驗(yàn)測(cè)試。實(shí)驗(yàn)結(jié)果表明，電容放電的線性區(qū)域下降沿時(shí)間為10 ns，幅度為4～7 V，與DAC比較后輸出延遲脈沖的步進(jìn)范圍為10 ns，單位步進(jìn)延遲精度可達(dá)1 ps。該斜波比較精細(xì)步進(jìn)延遲系統(tǒng)可應(yīng)用于取樣示波器、矢量網(wǎng)絡(luò)分析儀等測(cè)試儀器中，實(shí)現(xiàn)通信、雷達(dá)等信號(hào)探測(cè)與分析，對(duì)于高頻信號(hào)的獲取與分析具有重要意義。

關(guān)鍵詞： 高頻信號(hào)； 波形重構(gòu)； 等效時(shí)間采樣； 高精度步進(jìn)延遲； 斜波比較； 微波三極管

中圖分類號(hào)： TN710?34； TN78" " " " " " " " " " " 文獻(xiàn)標(biāo)識(shí)碼： A" " " " nbsp; " " " " " 文章編號(hào)： 1004?373X（2025）03?0155?06

Precision step delay system employing ramp comparison method

WEI Chenbo1， 2， ZHANG Minjuan1， 2， HU Yuanyuan1， 2， LIU Wenyan1， 2， WANG Xuyang1， 2

（1. School of Information and Communication Engineering， North University of China， Taiyuan 030051， China;

2. Research Institute of Frontier Interdisciplinary Sciences， North University of China， Taiyuan 030051， China）

Abstract： In the process of achieving waveform reconstruction of high?frequency signals under the condition of undersampling， the generation of step delay pulse signals becomes critical for the sequential equivalent time sampling technique used in triggering sampling systems for high?frequency signal acquisition. Therefore， this paper strives to study the method for precise delay. The ramp comparison method is used to design a precision step delay system. On the basis of the switching characteristics of microwave transistors， this system integrates constant current sources， charge?discharge circuits， high?speed voltage comparators and programmable DAC to generate trigger sequences with adjustable step delay times. The system underwent simulation analysis and experimental testing. The experimental results demonstrate that the linear region of capacitor discharge has a falling edge time of 10 ns and an amplitude of 4～7 V. After the comparison with DAC， the step range of the output delay pulse is 10 ns， with a unit step delay accuracy of 1 ps. The precision step delay system based on ramp comparison can be applied in instruments such as sampling oscilloscopes and vector network analyzers， which enables communication and radar signal detection and analysis. To sum up， the proposed system is of significant importance for acquiring and analyzing high?frequency signals.

Keywords： high?frequency signal; waveform reconstruction; equivalent time sampling; high?precision step delay; ramp comparison; microwave triode

0" 引" 言

信號(hào)測(cè)試與表征是現(xiàn)代移動(dòng)通信、光纖通信等高速通信中的必備環(huán)節(jié)，其中，高帶寬測(cè)量設(shè)備是確保通信系統(tǒng)性能和可靠性的關(guān)鍵技術(shù)之一。伴隨著光電信號(hào)頻率的逐漸提高，USB 4.0和雷電3/4在商業(yè)和工業(yè)通信中實(shí)現(xiàn)40 Gb/s的理論傳輸速度，PCIe 5.0單通道傳輸速率達(dá)到64 Gb/s，光接入網(wǎng)中的數(shù)據(jù)傳輸速率正在由100 Gb/s向400 Gb/s、800 Gb/s乃至1 Tb/s的方向發(fā)展。在信號(hào)頻率逐步提高的過程中，瞬態(tài)特性也會(huì)愈發(fā)明顯，邊緣陡度處于各個(gè)數(shù)量級(jí)之間會(huì)存在著較大的差異，信號(hào)的完整性難以得到保障，其攜帶的數(shù)據(jù)會(huì)受到各種因素干擾，進(jìn)而導(dǎo)致傳輸過程中信息缺失等問題[1]。

隨著信號(hào)的傳輸速率及帶寬向更快、更高趨勢(shì)發(fā)展，故現(xiàn)有信號(hào)測(cè)量表征設(shè)備與技術(shù)亟待提高，僅依靠模數(shù)轉(zhuǎn)換器（Analog to Digital Converter， ADC）對(duì)信號(hào)進(jìn)行連續(xù)實(shí)時(shí)采集，采樣速率、信號(hào)帶寬指標(biāo)均難以進(jìn)一步提升，且性能提升成本非常高[2]。等效時(shí)間采樣技術(shù)能以較低的采樣率[3]對(duì)高頻信號(hào)進(jìn)行取樣分析，該原理的核心技術(shù)就是在外部時(shí)鐘的驅(qū)動(dòng)下實(shí)現(xiàn)精細(xì)步進(jìn)延遲觸發(fā)，并在延遲序列邊沿進(jìn)行低速采集。精細(xì)延遲技術(shù)在探地雷達(dá)、穿墻雷達(dá)、取樣示波器和時(shí)域反射儀（TDR）中的特殊觸發(fā)和基于時(shí)間的測(cè)量中被廣泛應(yīng)用。如取樣示波器采用順序等效時(shí)間采樣技術(shù)對(duì)被測(cè)信號(hào)進(jìn)行采樣[4]，由于信號(hào)具有周期性，可根據(jù)這個(gè)特性在時(shí)域內(nèi)通過采樣將模擬信號(hào)的頻率從高頻變?yōu)榈皖l，然后再由低速模/數(shù)轉(zhuǎn)換器（ADC）對(duì)模擬信號(hào)進(jìn)行相對(duì)實(shí)時(shí)采樣，使其以較低的采樣速率對(duì)高頻信號(hào)進(jìn)行采樣，不僅有較高的帶寬，還克服了對(duì)A/D轉(zhuǎn)換器轉(zhuǎn)換速率的限制[5]，但也帶來了如何實(shí)現(xiàn)高帶寬的取樣門電路及在取樣門打開的情況下如何實(shí)現(xiàn)高精度步進(jìn)延遲脈沖的問題[6]。

在等效時(shí)間采樣技術(shù)中，能夠采用斜波比較法、可編程延時(shí)法以及步進(jìn)相移法獲得步進(jìn)延遲脈沖，斜波比較法借助高速比較器對(duì)快斜波與慢斜波的電壓進(jìn)行對(duì)比，從而達(dá)到比較器的翻轉(zhuǎn)條件并產(chǎn)生延遲脈沖，然而，由于比較器本身并非理想運(yùn)放，其開環(huán)增益有限并且存在線性響應(yīng)區(qū)域，這導(dǎo)致產(chǎn)生的延遲脈沖并非完全位于電壓變化的理想交叉點(diǎn)，而是出現(xiàn)在電壓翻轉(zhuǎn)的某一范圍內(nèi)；可編程延時(shí)法所需的延遲芯片造價(jià)高且數(shù)量有限[7]，在實(shí)現(xiàn)大延遲量時(shí)，需將多個(gè)芯片串聯(lián)起來，輸出信號(hào)電平復(fù)雜[8]；步進(jìn)移相法產(chǎn)生步進(jìn)延遲取樣脈沖的關(guān)鍵技術(shù)在于DDS的相位調(diào)諧分辨率以及D觸發(fā)器的工作帶寬，電路系統(tǒng)比較復(fù)雜，整機(jī)系統(tǒng)擁有較大的固有噪聲以及固有抖動(dòng)，取樣脈沖信號(hào)的延遲精度無法低于10 ps。為此，本文研究了一種有效的斜波式步進(jìn)延遲系統(tǒng)，以電阻、電容、微波三極管等組成的分立式元件為基礎(chǔ)，比較器由兩個(gè)微波三極管組成的具有開關(guān)特性的差分放大器代替[9]，加上恒流源和充放電電容電路共同構(gòu)成能夠產(chǎn)生步進(jìn)延遲的電路，實(shí)現(xiàn)步進(jìn)延遲量為1 ps。

1" 精細(xì)延遲觸發(fā)電路工作原理

1.1" 順序等效采樣原理

順序等效采樣是以時(shí)間為順序依次進(jìn)行采樣，具有重構(gòu)算法更加簡(jiǎn)化、信號(hào)重構(gòu)更加準(zhǔn)確、系統(tǒng)響應(yīng)時(shí)間更短的特點(diǎn)[10]。順序等效采樣示意圖如圖1所示，圖中的外部時(shí)鐘信號(hào)作為觸發(fā)信號(hào)與被測(cè)信號(hào)同步，且周期為被測(cè)信號(hào)的整數(shù)倍，以系統(tǒng)啟動(dòng)后到來的第一個(gè)觸發(fā)信號(hào)為起始點(diǎn)進(jìn)行采樣，得到該采樣點(diǎn)處的幅值信息，在隨后的每一個(gè)觸發(fā)信號(hào)到來時(shí)，每次采樣的時(shí)刻相比上一次采樣時(shí)刻都有一段相同的延遲增量，以此類推，一旦收集了足夠的采樣點(diǎn)以覆蓋信號(hào)的整個(gè)周期，通過上位機(jī)就可重構(gòu)出被測(cè)信號(hào)的波形[11]。上位機(jī)可以通過設(shè)定時(shí)基刻度和采樣點(diǎn)數(shù)來控制每一次觸發(fā)后的延時(shí)增量，每一次觸發(fā)之后，延時(shí)增量越小，則在一個(gè)周期中被測(cè)量的信號(hào)收集的點(diǎn)數(shù)就越多，收集的波形承載的信息也就越精確[12]。

1.2" 斜波比較步進(jìn)延遲原理

快慢斜波比較產(chǎn)生步進(jìn)延遲脈沖原理如圖2所示。外部時(shí)鐘信號(hào)作為觸發(fā)脈沖，快斜波電路由觸發(fā)脈沖進(jìn)行驅(qū)動(dòng)，并產(chǎn)生與觸發(fā)脈沖相同頻率的快斜波信號(hào)[13]。慢斜波信號(hào)由FPGA配置DAC產(chǎn)生固定線性增量的階梯電壓。在等效采樣方法中，步進(jìn)延遲脈沖的產(chǎn)生依賴于高速比較器對(duì)快斜波信號(hào)和慢斜波信號(hào)的比較。當(dāng)快斜波信號(hào)的下降沿達(dá)到慢斜波信號(hào)的幅度時(shí)，高速比較器將反轉(zhuǎn)并輸出步進(jìn)延遲脈沖信號(hào)。這個(gè)延遲脈沖信號(hào)從首個(gè)觸發(fā)脈沖到來時(shí)開始形成，并且在整個(gè)步進(jìn)延遲時(shí)間窗內(nèi)逐漸升高。隨著慢斜波信號(hào)幅度的遞減，與觸發(fā)脈沖相比，輸出的步進(jìn)延遲脈沖信號(hào)延遲時(shí)間增加。

精細(xì)步進(jìn)延遲系統(tǒng)的設(shè)計(jì)采用了斜波比較延遲原理，其構(gòu)成框圖及原理圖如圖3和圖4所示。斜波步進(jìn)延遲框圖由等效開關(guān)K、恒流源、充電電容、高速比較器以及數(shù)/模轉(zhuǎn)換器（DAC）組成。斜波步進(jìn)延遲工作過程為：?jiǎn)?dòng)延時(shí)觸發(fā)脈沖作為輸入信號(hào)，經(jīng)過整形電路觸發(fā)開關(guān)K，當(dāng)觸發(fā)脈沖處于低電平時(shí)，K斷開，恒流源開始給[C]進(jìn)行充電；當(dāng)觸發(fā)脈沖為高電平時(shí)，K閉合，[C]對(duì)地放電。在放電過程中，電容上的電壓呈線性減少，比較器比較VCT（快斜波電壓）與DAC輸出的VSR（慢斜波電壓），當(dāng)VCT的電壓達(dá)到VSR時(shí)，比較器發(fā)生翻轉(zhuǎn)并輸出步進(jìn)延遲脈沖信號(hào)，相對(duì)于啟動(dòng)延時(shí)的觸發(fā)脈沖信號(hào)而言，比較器輸出的延遲脈沖信號(hào)具有一定的相位差。通過改變電壓跟隨器的參數(shù)，可以調(diào)節(jié)延遲脈沖的幅值大小。

設(shè)最大可編程時(shí)間為[tmax]，DAC是[n]位，則單位步進(jìn)延遲量[φ]為：

[φ=tmax2n-1] （1）

當(dāng)DAC的編程數(shù)字量為[A]，則延時(shí)范圍[tA]為：

[tA=A?φ=A?tmax2n-1] （2）

DAC可編程電壓范圍為[Vmin～Vmax]，步進(jìn)延遲最大時(shí)間[tmax]由[Vmax]決定，[Vmin]確定步進(jìn)延遲的起始點(diǎn)。電容的充放電斜率與[Δt]成反比，VSR電壓越高，步進(jìn)延遲量越大，實(shí)際樣本數(shù)量越多。

2" 精細(xì)步進(jìn)延遲系統(tǒng)設(shè)計(jì)

2.1" 電容放電線性區(qū)及步進(jìn)延遲量分析

在充放電電路中，由于電容放電過程是非線性的，特別是在電荷快要放空時(shí)，放電過程會(huì)逐漸變得非線性。這種非線性特性會(huì)導(dǎo)致DAC輸出的步進(jìn)延遲量在不同數(shù)字量區(qū)域變化不均勻。因此，需要確定電容放電的近似線性區(qū)域，并確保在該區(qū)域內(nèi)，DAC單位數(shù)字量變化引起的步進(jìn)延遲量變化是均勻的。

設(shè)恒流源對(duì)電容充電的滿電電壓為[V1]，則放電過程中電容電壓[Ut]隨時(shí)間的變化規(guī)律為：

[Ut=V1*e-tτ] （3）

式中[τ]為時(shí)間常量。

將[Ut]在某點(diǎn)[t0]處展開為泰勒級(jí)數(shù)，得：

[Ut=Ut0+Ut0t-t0+12！Ut0t-t02+…] （4）

由式（4）可知，[Ut]的變化趨勢(shì)主要由第一項(xiàng)直流分量和第二項(xiàng)一階導(dǎo)數(shù)分量決定。而一階導(dǎo)數(shù)項(xiàng)表示[t0]處的斜率，故可用切線法確定線性區(qū)域[14]。設(shè)在線性域的兩端電壓為[Va]和[Vb]，對(duì)應(yīng)的時(shí)間點(diǎn)為[ta]和[tb]，[ΔV=Va-Vb]，[Δt=tb-ta]，DAC的數(shù)字量為[A]，位數(shù)為[n]，可以得出：

[ΔVΔA=Vmax2n-1] （5）

由式（5）可推導(dǎo)出：

[ΔA=2n-1?ΔVVmax] （6）

式中：[Vmax]為DAC的滿量程輸出電壓值；[ΔA]為對(duì)應(yīng)[ΔV]下的數(shù)字量。因此，單位步進(jìn)延遲量為：

[φ=ΔtΔA] （7）

2.2" 電路設(shè)計(jì)

電路結(jié)構(gòu)根據(jù)對(duì)斜波步進(jìn)延遲原理以及電容放電線性區(qū)的分析進(jìn)行設(shè)計(jì)，所設(shè)計(jì)的電路由微波三極管作等效開關(guān)[15]、恒流源、充電電容、DAC以及差分比較器共同構(gòu)成。將所設(shè)計(jì)的電路分為兩部分進(jìn)行分析：一部分為快斜波信號(hào)產(chǎn)生電路圖；另一部分為DAC和比較器電路圖。

快斜波信號(hào)產(chǎn)生電路圖如圖5所示，輸入信號(hào)為50 kHz的脈沖信號(hào)，[C1]、[R2]、[R3]和[R4]組成的電路結(jié)構(gòu)有助于改進(jìn)開關(guān)Q1的輸入信號(hào)使其達(dá)到飽和效果。當(dāng)輸入脈沖處于低電平時(shí)，電阻[R4]下拉[T1]基極上的電平，可以加速三極管的關(guān)斷，根據(jù)此方法，快速斜波產(chǎn)生的速度更快；[C1]與[R2]進(jìn)行串聯(lián)，有助于減少快速斜波啟動(dòng)脈沖過沖和振鈴。開關(guān)Q1的選擇需要根據(jù)電路參數(shù)讓其工作在飽和區(qū)，低阻值[R5]、[R7]跟輸入電路[R2]一樣用來限定快速斜波電壓?jiǎn)?dòng)階段的振鈴。恒流源電路由Q2、[D3]、[R8]、[R9]和[R10]構(gòu)成，選用擊穿電壓為3.6 V的穩(wěn)壓二極管，可以保證整個(gè)電路的熱穩(wěn)定性，因?yàn)樵摲€(wěn)壓二極管的溫度系數(shù)與Q2的PN結(jié)非常相近，[R8]可以減小Q2結(jié)電容對(duì)充放電電容[C2]的影響。D1、D2、[R6]構(gòu)成的電路可以限制[C2]充電的最高電壓，過高的VCT電壓可能會(huì)導(dǎo)致三極管Q2、比較器和輸出電路中Q3、Q6的B?E結(jié)擊穿，需要很長(zhǎng)的時(shí)間才能恢復(fù)到穩(wěn)定狀態(tài)。

DAC和比較器電路圖如圖6所示。在Q3、Q4中比較了快斜波（VCT）和慢斜波（VSR）的電壓，三極管發(fā)射極由Q5、D4、[R14]等器件組成的電流源電路偏置，通過偏置電流源，可以使輸出信號(hào)的工作點(diǎn)固定在某一特定值附近，避免工作點(diǎn)漂移，使輸出信號(hào)更加穩(wěn)定。此外，采用可控精密穩(wěn)壓源D4，可確保電路具有良好的熱源穩(wěn)定性。調(diào)節(jié)差分比較器的電源電壓為+10.5 V來滿足以Q6、D5構(gòu)成的電壓跟隨器的輸入閾值要求，通過調(diào)節(jié)Q6、D5的參數(shù)，可對(duì)步進(jìn)延遲脈沖進(jìn)行幅值調(diào)節(jié)。DAC部分由FPGA控制芯片AD5764生成慢斜波信號(hào)（VSR）。

3" 實(shí)驗(yàn)驗(yàn)證與數(shù)據(jù)分析

3.1" 電路仿真與分析

在仿真電路中，微波三極管Q1、Q3、Q4選擇高性能MMBT4401，Q2選用BF812，電容[R7]的大小為1 pF，在仿真過程中，利用參數(shù)掃描法，設(shè)置4～7 V的模擬電壓，采樣點(diǎn)數(shù)為10代替DAC模塊，電路仿真波形如圖7所示。由仿真結(jié)果可以看出，當(dāng)輸入脈沖由低電平到高電平時(shí)，Q2開關(guān)閉合，電容經(jīng)過放電產(chǎn)生下降的波形，從高電平到低電平時(shí)，Q2開關(guān)打開，恒流源對(duì)電容進(jìn)行充電產(chǎn)生上升波形。當(dāng)設(shè)置的模擬電壓越大，與快斜波比較的電壓值越高，比較后產(chǎn)生的步進(jìn)延遲信號(hào)的延遲量就越大，所以通過改變DAC的電壓值，可以對(duì)步進(jìn)延遲脈沖信號(hào)的延遲范圍和延遲時(shí)間做出改變。

圖8為FPGA的在線邏輯分析儀模擬DAC產(chǎn)生慢斜波（VSR）的結(jié)果，采用的DAC位數(shù)為16，數(shù)字量為65 536，可模擬電壓范圍為-10～10 V，根據(jù)快斜波范圍，設(shè)計(jì)的慢斜波的幅值范圍為1～7 V，對(duì)應(yīng)的數(shù)字量為36 044～52 428，F(xiàn)PGA通過檢測(cè)所給時(shí)鐘的上升沿進(jìn)行計(jì)數(shù)，每次加1，當(dāng)計(jì)數(shù)達(dá)到52 428時(shí)，重置為36 044，以此類推，就可得出鋸齒形的慢斜波。

3.2" 實(shí)測(cè)驗(yàn)證

為了驗(yàn)證所設(shè)計(jì)電路的性能，對(duì)設(shè)計(jì)的步進(jìn)延遲脈沖產(chǎn)生電路進(jìn)行測(cè)試，搭建的硬件測(cè)試平臺(tái)如圖9所示。電路板為設(shè)計(jì)的斜波比較電路實(shí)物，采用兩個(gè)模擬電源對(duì)電路板進(jìn)行供電，通過信號(hào)發(fā)生器產(chǎn)生啟動(dòng)延時(shí)觸發(fā)脈沖信號(hào)，使用采樣率為20 Gsa/s、帶寬為4 GHz的示波器（RT02044）對(duì)產(chǎn)生的延時(shí)信號(hào)進(jìn)行測(cè)量。

斜波比較電路作為等效采樣的關(guān)鍵，其步進(jìn)延遲脈沖延時(shí)范圍、邊沿時(shí)間及幅值是重要的分析參數(shù)。使用信號(hào)發(fā)生器產(chǎn)生50 kHz、0～3.3 V、占空比為20%的正弦波作為輸入脈沖，經(jīng)過整形電路后電壓可達(dá)三極管的關(guān)斷電壓如圖10a）所示，在電容[C2]點(diǎn)測(cè)量的快斜波幅值為0～7.4 V、邊沿27 ns，由于存在非線性區(qū)，根據(jù)電容放電區(qū)域的線性分析，線性區(qū)域幅值為4～7 V，邊沿可達(dá)10 ns；圖10b）顯示DAC的輸出引腳的慢斜波與仿真結(jié)果一致，周期為100 ms；圖10c）表示步進(jìn)延遲脈沖信號(hào)，以50 kHz的輸入脈沖為同步參考，將其上升沿作為觸發(fā)條件，在示波器余輝模式下，從示波器的時(shí)域上分析，最終步進(jìn)延遲脈沖信號(hào)相對(duì)于初始相位依次位移10 ns，即動(dòng)態(tài)延遲范圍為10 ns，輸出幅值為-1～0 V。

采用的DAC芯片為16 bit，根據(jù)快斜波的線性區(qū)域范圍4～7 V，可得[ΔV]=3 V，[Δt]=10 ns，代入式（5）得[ΔA]=9 830，故由式（7）可計(jì)算出所設(shè)計(jì)電路的單位步進(jìn)延遲量[φ]≈1 ps。

4" 結(jié)" 論

精密延遲觸發(fā)電路為了實(shí)現(xiàn)寬動(dòng)態(tài)范圍和高分辨率取樣脈沖延遲，引入了快斜波和慢斜波比較的方法?？煨辈ê吐辈ǚ謩e由微波三極管關(guān)斷控制電容充放電和DAC產(chǎn)生，經(jīng)過由差分放大電路作比較器輸出步進(jìn)延遲脈沖。

測(cè)量結(jié)果表明，步進(jìn)延遲脈沖的動(dòng)態(tài)延遲范圍和單位步進(jìn)延遲量可以達(dá)到10 ns和1 ps。若想改變延時(shí)范圍，需要調(diào)整充電電容的電容值或者改變DAC的編程幅值。本次設(shè)計(jì)的精密步進(jìn)延時(shí)觸發(fā)電路可應(yīng)用于取樣示波器電路，實(shí)現(xiàn)寬帶射頻信號(hào)的采樣。

注：本文通訊作者為衛(wèi)晨博。

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