基于運(yùn)動(dòng)控制系統(tǒng)的DMA多通道傳輸機(jī)制研究

摘" 要：文章提出一種基于DMA多通道的數(shù)據(jù)傳輸機(jī)制，用以提高PC機(jī)、運(yùn)動(dòng)控制器，以及伺服驅(qū)動(dòng)器間的數(shù)據(jù)傳輸效率和精度。文章首先給出一種基于“FPGA+DSP”架構(gòu)的運(yùn)動(dòng)控制器設(shè)計(jì)方法。這種設(shè)計(jì)方法通過(guò)在DSP內(nèi)部構(gòu)建多組DMA通道，從而實(shí)現(xiàn)運(yùn)動(dòng)控制器與伺服驅(qū)動(dòng)器之間的數(shù)據(jù)高速傳輸。同時(shí)，利用FPGA搭建出PC機(jī)與運(yùn)動(dòng)控制器間的DMA通道。接著通過(guò)DSP與FPGA之間協(xié)同工作策略，從而實(shí)現(xiàn)了PC機(jī)、運(yùn)動(dòng)控制器、伺服驅(qū)動(dòng)器之間的數(shù)據(jù)高速傳輸。對(duì)比傳統(tǒng)利用I/O通道進(jìn)行數(shù)據(jù)交互的方法，文章提出的DMA多通道的數(shù)據(jù)傳輸機(jī)制具有傳輸效率高、波動(dòng)性率小，以及實(shí)時(shí)性強(qiáng)的優(yōu)點(diǎn)。

關(guān)鍵詞：運(yùn)動(dòng)控制系統(tǒng)；DSP；FPGA；DMA多通道數(shù)據(jù)傳輸；實(shí)時(shí)性

中圖分類(lèi)號(hào)：TP332" 文獻(xiàn)標(biāo)識(shí)碼：A" 文章編號(hào)：2096-4706（2024）23-0184-05

Research on Multi-channel DMA Transmission Mechanism Based on Motion Control System

LI Mingyang

（JAKA Robotics Co.， Ltd.， Shanghai" 200241， China）

Abstract： This paper proposes a data transmission mechanism based on multi-channel DMA to improve the efficiency and accuracy of data transmission among PC machine， motion controller and servo driver. This paper gives a motion controller design method based on “FPGA+DSP” architecture. This design method realizes high-speed data transmission between the motion controller and the servo driver by building multiple groups of DMA channels inside the DSP. At the same time， the DMA channel between PC machine and the motion controller is built by using FPGA. Then， the cooperative working strategy between DSP and FPGA realizes the high-speed data transmission among PC machine， motion controller and servo driver. Compared with the traditional method of using I/O channel for data interaction， the data transmission mechanism of multi-channel DMA proposed in this paper has the advantages of high transmission efficiency， low volatility rate， and strong real-time performance.

Keywords： motion control system; DSP; FPGA; DMA multi-channel data transmission; real-time performance

0" 引" 言

以PC機(jī)為基礎(chǔ)的運(yùn)動(dòng)控制系統(tǒng)由PC機(jī)與運(yùn)動(dòng)控制器組成。PC機(jī)負(fù)責(zé)路徑規(guī)劃，并將生成的粗插補(bǔ)點(diǎn)傳輸給運(yùn)動(dòng)控制器。運(yùn)動(dòng)控制器則完成閉環(huán)計(jì)算并實(shí)時(shí)控制電機(jī)[1]。系統(tǒng)運(yùn)行涉及大量的數(shù)據(jù)處理，需管理PC與運(yùn)動(dòng)控制器間的數(shù)據(jù)傳輸，以及運(yùn)動(dòng)控制器內(nèi)部芯片的數(shù)據(jù)傳輸。

PC與運(yùn)動(dòng)控制器間的數(shù)據(jù)傳輸有兩種形式。一是由PC機(jī)主導(dǎo)數(shù)據(jù)傳輸。但實(shí)時(shí)性難以保證，即使使用Vxworks，最小時(shí)間片也僅為10 ms[2]。另一種是運(yùn)動(dòng)控制器主導(dǎo)數(shù)據(jù)傳輸。通過(guò)PCI、光纖、實(shí)時(shí)以太網(wǎng)、工業(yè)現(xiàn)場(chǎng)總線等總線與PC機(jī)相連。并通過(guò)共享內(nèi)存同步數(shù)據(jù)，可達(dá)微秒級(jí)控制。因此總線選擇直接影響傳輸效率。如CAN總線的傳輸速率為0.125 MB/s[4]。雖然它利用串行通信的方式可實(shí)現(xiàn)多臺(tái)設(shè)備間的實(shí)時(shí)通信。但CAN總線傳輸速率易受到距離的影響。當(dāng)傳輸距離大于10 km時(shí)，它的傳輸速率就會(huì)降到0.625 kB/s。再比如工業(yè)以太網(wǎng)，它具有傳輸速率高網(wǎng)絡(luò)分布性強(qiáng)的優(yōu)點(diǎn)。但因?yàn)橐蕴W(wǎng)協(xié)議一直沒(méi)有統(tǒng)一的標(biāo)準(zhǔn)，所以不易在FPGA中實(shí)現(xiàn)[5]。目前常用的PCI總線普遍采用I/O通道進(jìn)行傳輸 （即單個(gè)數(shù)據(jù)傳輸），這種傳輸方式具有33 MB/s的傳輸速率，如果采用DMA通道進(jìn)行傳輸時(shí) （即批量數(shù)據(jù)傳輸），其速度可達(dá)到132 MB/s[6]。但是這種DMA傳輸方式目前普遍應(yīng)用在數(shù)據(jù)采集領(lǐng)域[7]，在運(yùn)動(dòng)控制領(lǐng)域中少有研究。可以預(yù)見(jiàn)的是，如果運(yùn)動(dòng)控制器和PC機(jī)間采用基于PCI總線的DMA數(shù)據(jù)傳輸方式，其傳輸效率可得到大幅度的提升。因此，如何在運(yùn)動(dòng)控制器中構(gòu)建PCI橋芯片以實(shí)現(xiàn)DMA數(shù)據(jù)傳輸，是本文的研究點(diǎn)之一。

在運(yùn)動(dòng)控制器內(nèi)部普遍采用“總線協(xié)議芯片+FPGA+DSP”架構(gòu)[8]。理論上傳輸峰值可達(dá)4個(gè)clock每字[9-10]。但在特定硬件環(huán)境下，實(shí)際傳輸效率僅為35.2 MB/s[11]。文獻(xiàn)[12]中提到的DSP-Cache方法可以提高實(shí)際傳輸效率，但無(wú)法處理多組數(shù)據(jù)。因此如何實(shí)現(xiàn)多組數(shù)據(jù)DMA傳輸并避免沖突，這是本文另一個(gè)研究點(diǎn)。

鑒于此，本文提出了一種多通道DMA數(shù)據(jù)傳輸機(jī)制，實(shí)現(xiàn)PC與運(yùn)動(dòng)控制器及運(yùn)動(dòng)控制器內(nèi)部的高速數(shù)據(jù)傳輸。設(shè)計(jì)“FPGA+DSP”架構(gòu)的運(yùn)動(dòng)控制器，利用DSP多通道DMA管理器實(shí)現(xiàn)內(nèi)部高速傳輸，將PCI協(xié)議和FIFO存儲(chǔ)器嵌入FPGA中，建立PC與運(yùn)動(dòng)控制器間的DMA通道，由運(yùn)動(dòng)控制器主導(dǎo)數(shù)據(jù)傳輸，降低了對(duì)PC實(shí)時(shí)性的要求，提高了傳輸效率。

1" 系統(tǒng)框架

運(yùn)動(dòng)控制系統(tǒng)的數(shù)據(jù)傳輸框架如圖1所示，由PC機(jī)、FPGA、DSP、伺服驅(qū)動(dòng)模塊組成。通過(guò)在FPGA中嵌入PCI協(xié)議，實(shí)現(xiàn)PC機(jī)與運(yùn)動(dòng)控制器之間的I/O與DMA數(shù)據(jù)傳輸。I/O傳輸少量命令與參數(shù)，DMA傳輸插補(bǔ)點(diǎn)和位置數(shù)據(jù)。在FPGA內(nèi)搭建數(shù)據(jù)緩沖池與應(yīng)答器，以同步PC機(jī)與運(yùn)動(dòng)控制器數(shù)據(jù)。

數(shù)據(jù)傳輸流程如圖2所示：首先PC機(jī)通過(guò)DMA控制器將插補(bǔ)點(diǎn)數(shù)據(jù)包傳FPGA，并存儲(chǔ)于數(shù)據(jù)緩沖池中。隨后，DSP利用DMA控制器從FPGA搬運(yùn)數(shù)據(jù)至RAM，生成電機(jī)位置參考點(diǎn)。每個(gè)伺服周期，DSP從點(diǎn)集中提取位置參考點(diǎn)，與電機(jī)的實(shí)際位置進(jìn)行閉環(huán)比對(duì)，結(jié)果傳輸至伺服驅(qū)動(dòng)單元以實(shí)現(xiàn)電機(jī)運(yùn)動(dòng)。同時(shí)，實(shí)際位置數(shù)據(jù)傳回PC機(jī)，完成數(shù)據(jù)流通。

2" 多通道數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)了一款基于“DSP+FPGA”構(gòu)架的四軸運(yùn)動(dòng)控制器，以實(shí)現(xiàn)多通道數(shù)據(jù)傳輸。DSP選用TI公司的TMS320F28335芯片，它具有150 MHz的處理能力、32位浮點(diǎn)運(yùn)算功能，并支持DA、MCBSP、EPWM、XINTF和SRAM口的數(shù)據(jù)傳輸接口。FPGA采用ALTERA公司的Cyclone 2系列芯片，其具有8 256個(gè)LE邏輯單元、125個(gè)I/O管腳、36個(gè)M4K存儲(chǔ)空間、167M的I/O頻率。除此之外，兩塊AD1866芯片負(fù)責(zé)將閉環(huán)計(jì)算的結(jié)果進(jìn)行數(shù)模（DA）轉(zhuǎn)換。將結(jié)果送至伺服驅(qū)動(dòng)模塊以實(shí)現(xiàn)電機(jī)控制。接下來(lái)，我們將詳細(xì)介紹系統(tǒng)各模塊。

2.1" DSP模塊的設(shè)計(jì)與配置

圖3給出了DSP模塊簡(jiǎn)圖。由圖可知，DSP通過(guò)External Memory Interface （EMIF）和Multichannel Buffered Serial Port （MCBSP）與FPGA進(jìn)行數(shù)據(jù)連接。同時(shí)DSP通過(guò)XCLKOUT口與FPGA進(jìn)行150 MHz的時(shí)鐘同步。

DSP內(nèi)部包括6個(gè)DMA通道和兩條總線 （DMA總線和DSP總線）。傳輸速率配置如下：為保證DSP與FPGA之間達(dá)到37.5 MB/s的數(shù)據(jù)吞吐量，每隔8個(gè)CLOCK傳輸一個(gè)16位數(shù)據(jù)通過(guò)EMIF口。同時(shí)考慮到AD1866的最大傳輸速度，每256個(gè)CLOCK，DSP通過(guò)MCBSP口傳輸數(shù)據(jù)流給FPGA，再由FPGA內(nèi)的COM-to-LPT模塊轉(zhuǎn)換并交給AD1866芯片，數(shù)據(jù)吞吐量為1.17 MB/s。也就是說(shuō)，每個(gè)伺服周期中，RAM4空間前4個(gè)地址存儲(chǔ)的4個(gè)軸的電機(jī)控制量都會(huì)通過(guò)DMA傳輸給AD1866芯片。

RAM5和RAM6各存放4 096個(gè)32位數(shù)據(jù)，與ZONE6掛接，用于保存PC機(jī)傳輸?shù)膬山M插補(bǔ)點(diǎn)數(shù)據(jù)包。每隔40個(gè)伺服周期，DSP逐次從這兩組內(nèi)存中取出四個(gè)軸的粗插補(bǔ)點(diǎn)，并密化成40個(gè)精插補(bǔ)點(diǎn)，用于接下來(lái)的40個(gè)伺服周期的閉環(huán)計(jì)算，計(jì)算結(jié)果傳輸至AD1866芯片，實(shí)現(xiàn)電機(jī)運(yùn)動(dòng)。同時(shí)，光電編碼器捕獲四個(gè)軸的實(shí)際位置，數(shù)據(jù)保存在RAM7（2 048個(gè)32位數(shù)據(jù)）。RAM7與ZONE7相連。當(dāng)RAM7滿后，通過(guò)DSP和PCI的DMA總線傳輸至PC機(jī)。為避免數(shù)據(jù)交互期間總線沖突，將不同數(shù)據(jù)分配不同DMA傳輸通道，并通過(guò)PIE仲裁器分配傳輸時(shí)間片。

表1為DMA傳輸通道的設(shè)定值。在每個(gè)伺服周期，RAM4通過(guò)MCBSP口將閉環(huán)計(jì)算結(jié)果傳輸給FPGA控制電機(jī)運(yùn)動(dòng)。所以該數(shù)據(jù)放在優(yōu)先級(jí)最高的DMA通道1中傳輸，而PC機(jī)和運(yùn)動(dòng)控制器之間需要傳輸?shù)娜齻€(gè)數(shù)據(jù)包，依次放入另外三個(gè)具有相同優(yōu)先級(jí)的DMA通道中傳輸，數(shù)據(jù)包間采用“通道2→通道3→通道4→通道2……”的Round-robin方式進(jìn)行傳輸。傳輸開(kāi)始時(shí)，事件觸發(fā)器會(huì)接收到傳輸請(qǐng)求后交由PIE仲裁，PIE將結(jié)果通知CPU。最后由DMA控制器完成數(shù)據(jù)遷移。如DMA通道1需要使用DMA總線，DMA控制器將完成當(dāng)前BURST段傳輸并掛起，優(yōu)先處理通道1數(shù)據(jù)。通道1傳輸結(jié)束后，繼續(xù)先前未完成的傳輸。通過(guò)此方式保證運(yùn)動(dòng)控制系統(tǒng)對(duì)電機(jī)的實(shí)時(shí)控制。

DSP的程序采用C語(yǔ)言編寫(xiě)，并存儲(chǔ)在RAML1中。程序由中斷響應(yīng)函數(shù)和通信函數(shù)組成。中斷響應(yīng)函數(shù)負(fù)責(zé)閉環(huán)計(jì)算、數(shù)據(jù)交互、參數(shù)更新及傳輸電機(jī)控制量。通信函數(shù)負(fù)責(zé)運(yùn)動(dòng)控制器與PC機(jī)間的命令與參數(shù)交互。利用中斷的方式分配時(shí)間片，避免程序間的沖突。

2.2" FPGA模塊設(shè)計(jì)與配置

FPGA模塊負(fù)責(zé)連接PC機(jī)、DSP模塊及伺服驅(qū)動(dòng)模塊。其內(nèi)部包括PCI協(xié)議模塊、數(shù)據(jù)緩沖池模塊、應(yīng)答機(jī)、COM-to-LPT模塊和分頻鑒相模塊。PCI協(xié)議模塊將運(yùn)動(dòng)控制器映射在PC內(nèi)存中，實(shí)現(xiàn)運(yùn)動(dòng)控制器與PC機(jī)之間的通信；數(shù)據(jù)緩沖池模塊由DAM緩沖池和I/O緩沖池組成，分別保存PC與DSP之間的批量數(shù)據(jù)及命令參數(shù)數(shù)據(jù)；應(yīng)答機(jī)負(fù)責(zé)通知PC和DSP分時(shí)段訪問(wèn)緩沖池；COM-to-LPT模塊將閉環(huán)計(jì)算的串行數(shù)據(jù)解析成各個(gè)軸的驅(qū)動(dòng)信號(hào)；分頻鑒相模塊負(fù)責(zé)對(duì)光電編碼器的信號(hào)進(jìn)行濾波、倍頻、鑒相處理捕獲Z信號(hào)。

DMA緩沖池由兩塊FIFO組成，其利用QuartusⅡ軟件中的MegaWizard Plug-in Manager （IP核）來(lái)構(gòu)建。它的大小為8 192字節(jié)。在FIFO 0中保存了PC向運(yùn)動(dòng)控制器發(fā)送的粗插補(bǔ)點(diǎn)數(shù)據(jù)，F(xiàn)IFO 1保存了運(yùn)動(dòng)控制器向PC發(fā)送的實(shí)際位置點(diǎn)數(shù)據(jù)。DMA緩沖池兩端分別掛載DSP譯碼模塊和PCI協(xié)議模塊。DSP譯碼模塊將其他模塊通過(guò)XINTF口映射到DSP的RAM中，使得DSP可以直接訪問(wèn)其他模塊。PCI協(xié)議模塊利用VHDL語(yǔ)言，基于PCI 2.1標(biāo)準(zhǔn)進(jìn)行編寫(xiě)，使運(yùn)動(dòng)控制器能夠被PC機(jī)正確識(shí)別，從而分配地址并引導(dǎo)主從通信模式。

應(yīng)答機(jī)制用于PC與運(yùn)動(dòng)控制器間的批量數(shù)據(jù)傳輸。PC將插補(bǔ)點(diǎn)數(shù)據(jù)裝載至FIFO 0后，應(yīng)答器0置標(biāo)志位1，DSP通過(guò)地址映射查詢標(biāo)志位，并在標(biāo)志位為1時(shí)利用DMA通道將數(shù)據(jù)讀入RAM中。同樣，實(shí)際位置點(diǎn)數(shù)據(jù)存滿FIFO 1后，應(yīng)答器0觸發(fā)通知PC，通過(guò)PCI DMA通道將數(shù)據(jù)傳至PC內(nèi)存。

I/O數(shù)據(jù)緩沖池由三個(gè)16位寄存器組成（寄存器0用于命令數(shù)據(jù)，寄存器1和2用于參數(shù)數(shù)據(jù)），由FPGA內(nèi)置IP核建立。應(yīng)答器1協(xié)調(diào)不同I/O通道的異步傳輸，PC發(fā)送命令和參數(shù)后，應(yīng)答器1置1，DSP檢測(cè)信號(hào)變化后取出數(shù)據(jù)處理并返回，PC接到通知后讀取寄存器1和2的數(shù)據(jù)。

3" OM-to-LPT模塊設(shè)計(jì)

在每個(gè)伺服周期，閉環(huán)運(yùn)算得出的四個(gè)軸控制量會(huì)以串行數(shù)據(jù)流的形式發(fā)送給COM-to-LPT模塊。每軸控制量為16位數(shù)據(jù)，因此數(shù)據(jù)流為64位。為保證傳輸?shù)倪B續(xù)性，需要配置傳輸控制寄存器（XCR）、MCBSP位傳輸頻率（CLKX）、幀頻率（FPER），以及幀寬度（FWID）。在每個(gè)CLKX的上升沿，XCR會(huì)將數(shù)據(jù)流依次傳輸給數(shù)據(jù)發(fā)送引腳 （DX）。通過(guò)DMA 1通道以1.17 MB/s速率傳輸至COM-to-LPT模塊。模塊使用Verilog語(yǔ)言編寫(xiě)，根據(jù)FPER信號(hào)來(lái)產(chǎn)生4路片選信號(hào)。依據(jù)片選信號(hào)，AD1866芯片將數(shù)據(jù)流轉(zhuǎn)換為四路電壓信號(hào)，并交給伺服驅(qū)動(dòng)單元完成電機(jī)運(yùn)動(dòng)。

4" 實(shí)驗(yàn)研究

4.1" 實(shí)驗(yàn)平臺(tái)搭建

運(yùn)動(dòng)控制系統(tǒng)由一臺(tái)工控機(jī)、一個(gè)四軸運(yùn)動(dòng)控制器，以及一組AC伺服驅(qū)動(dòng)器組成。工控機(jī)采用研華610L的PC機(jī)，配置為E5300 2.6 GHz CPU、1 GB內(nèi)存、250 GB硬盤(pán)，操作系統(tǒng)為WINDOWS XP SP3。運(yùn)動(dòng)控制器采用”DSP+FPGA”構(gòu)架，其中DSP型號(hào)為T(mén)MS320F28335，F(xiàn)PAG為Cyclone 2。AC伺服驅(qū)動(dòng)單元包含四組型號(hào)為SGDV-2R8A01A驅(qū)動(dòng)器和四組SGMJV-04ADA21交流伺服電機(jī)。其最大轉(zhuǎn)速為3 000轉(zhuǎn)/分鐘，轉(zhuǎn)矩為1.27 N·m。

4.2" 實(shí)驗(yàn)結(jié)果及其分析

實(shí)驗(yàn)流程如下：PC機(jī)采用I/O和DMA方式訪問(wèn)運(yùn)動(dòng)控制器。首先PC機(jī)采用I/O方式傳輸2 048個(gè)32 bit插補(bǔ)點(diǎn)數(shù)據(jù)給運(yùn)動(dòng)控制器，再用DMA傳輸相同數(shù)量的數(shù)據(jù)。在數(shù)據(jù)傳輸過(guò)程中，PC機(jī)記錄傳輸時(shí)間。運(yùn)動(dòng)控制器接收數(shù)據(jù)并處理生成四組新數(shù)據(jù)，通過(guò)不同的DMA通道傳輸，傳輸時(shí)間由DSP計(jì)時(shí)器記錄。實(shí)驗(yàn)參數(shù)設(shè)置如下：數(shù)據(jù)包大小為2 048個(gè)32位數(shù)據(jù)；PCI傳輸速率為132 MB/s，32位總線寬度；DSP總線寬度為16位，DSP的XINTF選用Zone6和Zone7口，讀寫(xiě)速率為37.5 MB/s；MCBSP口CLKG頻率為16個(gè)cycles，幀同步周期為256個(gè)cycles，傳輸長(zhǎng)度為16位。實(shí)驗(yàn)重復(fù)30次。

圖4給出PC機(jī)與運(yùn)動(dòng)控制器間數(shù)據(jù)傳輸時(shí)間。藍(lán)色實(shí)線表示采用I/O方式傳輸2 048個(gè)32 bit數(shù)據(jù)的時(shí)間。紅色虛線為DMA方式傳輸相同數(shù)據(jù)的時(shí)間。實(shí)驗(yàn)結(jié)果顯示，I/O方式傳輸時(shí)間在250 ms到360 ms之間波動(dòng)，均方差（MSE）為24.6 ms。而DMA方式平均耗時(shí)為15.6 ms，MSE為0.48 ms。對(duì)比可知，DMA方式可將傳輸速率較I/O方式提高了16倍，均方差降低了98%。

通過(guò)四組運(yùn)動(dòng)控制器內(nèi)部的數(shù)據(jù)傳輸時(shí)間可知，這四組數(shù)據(jù)在四個(gè)DMA通道中的傳輸速度基本相同，為6.826 μs、218.453 μs、218.453 μs和218.453 μs。本文采用DSP主導(dǎo)數(shù)據(jù)傳輸，并與FPGA共享時(shí)鐘頻率以確保時(shí)鐘同步，從而有效提升數(shù)據(jù)傳輸?shù)姆€(wěn)定性。此外，DMA傳輸無(wú)須CPU干預(yù)，從而降低運(yùn)動(dòng)控制器的計(jì)算負(fù)荷，有效提高數(shù)據(jù)傳輸?shù)男省?/p>

5" 結(jié)" 論

本文提出一種基于DMA多通道的數(shù)據(jù)傳輸機(jī)制。文章首先架構(gòu)了PC機(jī)與運(yùn)動(dòng)控制器間的DMA通道，然后在運(yùn)動(dòng)控制器內(nèi)部構(gòu)建了多個(gè)DMA通道。通過(guò)PC機(jī)與運(yùn)動(dòng)控制器協(xié)作的方式，實(shí)現(xiàn)數(shù)據(jù)在PC機(jī)、運(yùn)動(dòng)控制器，以及伺服驅(qū)動(dòng)模塊之間穩(wěn)定高效地傳輸。文章最后進(jìn)行了數(shù)據(jù)傳輸實(shí)驗(yàn)，結(jié)果表明本文提出的傳輸方法具有硬件結(jié)構(gòu)簡(jiǎn)單、傳輸波動(dòng)性小，以及實(shí)時(shí)性強(qiáng)的優(yōu)點(diǎn)。

參考文獻(xiàn)：

[1] YEH S S，HSU P L. Analysis and Design of Integrated Control for Multi-axis Motion Systems [J].IEEE Transactions on Control Systems Technology，2003，11（3）：375-382.

[2] BARBALACE A，LUCHETTA A，MANDUCHI G. Performance Comparison of VxWorks，Linux，RTAI and Xenomai in a Hard Real-time Application [J].IEEE Transactions on Nuclear Science，2008，55（1）：435-439.

[3] DOZIO L，MANTEGAZZA P. Linux Real Time Application Interface （RTAI） in Low Cost High Performance Motion Control [J].Motion Control，2003：27-28.

[4] HSIEH C C，HSU P L. The CAN-based Synchronized Structure for Multi-axis Motion Control Systems [J].IEEE International Conference on Systems，2005 （2） 1314-1319.

[5] JUNG I K，LIM S. An EtherCAT based Control System for Human-robot Cooperation [C]//16th International Conference on Methods and Models in Automation and Robotics. Miedzyzdroje：IEEE，2011：341-344.

[6] BURE? P. The Problems of Continuous Data Transfer between the PC User Interface and the PCI Card Control System [M]//Jabloński R，B?ezina T. Mechatronics，Berlin：Springer，2012：483-487.

[7] YAN J，WU N. High Speed DMA Data Transfer System Based on PCI Bus [J].Journal University of Electronic Science and Technology of China，2007，36（5）：858-861.

[8] HUANG F Q，LIN W P. Design of Laser Processing System of Five-Axis Motion Controller Based on DSP and FPGA [J].Advanced Materials Research，2014，846：98-102.

[9] YOLACAN E，AYDIN S，ERTUNC H M. Real time DSP based PID and State Feedback Control of a Brushed DC Motor [C]//International Symposium on Information，Communication and Automation Technologies.Sarajevo：IEEE，2011：1-6.

[10] TI Instruments. TMS320x2823x Technical Reference Manual [EB/OL].[2024-07-27].https：//www.ti.com.cn/cn/lit/ds/symlink/tms320f28335.pdf？ts=1733357922951

[11] JIA Q，HUANG Z，LIU Y. Study on Performance of PCI Interface for Embedded System [J].Future Communication Technology，2014，51（2）：3-12

[12] 郭強(qiáng)，張斌.基于DMA的DSP-Cache優(yōu)化 [J].電氣電子教學(xué)學(xué)報(bào)，2009，31（2）：50-53.

作者簡(jiǎn)介：李明洋（1981—），男，漢族，江蘇淮安人，本科，研究方向：機(jī)器人感知與控制技術(shù)、機(jī)器人應(yīng)用與開(kāi)發(fā)、人機(jī)交互技術(shù)。