一種SOC芯片的SLT測(cè)試硬件系統(tǒng)設(shè)計(jì)

摘要：文中提出了一種SOC芯片系統(tǒng)級(jí)測(cè)試的新硬件測(cè)試系統(tǒng)。新系統(tǒng)引入FPGA作為輔助測(cè)試的芯片，使用PC作為芯片分選機(jī)和測(cè)試硬件之間的媒介進(jìn)行測(cè)試，并記錄測(cè)試數(shù)據(jù)。新硬件系統(tǒng)導(dǎo)入后，使用現(xiàn)有的SOC芯片作為樣本，從測(cè)試覆蓋率、測(cè)試時(shí)間、不良分析三個(gè)方面展現(xiàn)芯片品質(zhì)管控中的收益。

關(guān)鍵詞：系統(tǒng)芯片；芯片測(cè)試；硬件設(shè)計(jì)；品質(zhì)改善

Design of an SLT Testing Hardware System for SOC Chips

NIE Zhenkun

（ Rockchip Electronics Co.， Ltd. Fuzhou 350001， Fujian， China ）

Abstract： This article proposes a new hardware testing system for system-level testing of SOC chips. The new system introduces FPGA as an auxiliary testing chip， uses PC as the medium between the chip sorting machine and the testing hardware for testing， and records the test data. After the introduction of the new hardware system， the existing SOC chips are used as samples to demonstrate the benefits of chip quality control from testing coverage， testing time， and defect analysis.

Key Words： "System chip; Chip testing; Hardware design; Quality improvement

0引言

系統(tǒng)級(jí)芯片（SOC）也稱為片上系統(tǒng)，即在一顆芯片上，集成了邏輯模塊、存儲(chǔ)模塊、模擬模塊、模數(shù)混合模塊等。SOC芯片測(cè)試根據(jù)階段可分為CP（Chip Probing）、ATE （Auto Test Equipment）以及SLT（System Level Test）系統(tǒng)級(jí)別測(cè)試。CP是晶元階段的芯片探測(cè)，主要對(duì)整片晶元的工藝，以及一些基本參數(shù)進(jìn)行測(cè)試，測(cè)試機(jī)臺(tái)的功率與測(cè)試所用的電壓一般不會(huì)太高。而ATE測(cè)試主要是針對(duì)封裝后芯片的測(cè)試，跟CP測(cè)試內(nèi)容基本一致，該階段測(cè)試可以篩出因封裝造成異常的芯片。SLT系統(tǒng)級(jí)別測(cè)試，即將芯片通過(guò)定制的Socket與測(cè)試硬件系統(tǒng)接觸，運(yùn)行特別的軟件系統(tǒng)，配置好內(nèi)存、外設(shè)并啟動(dòng)系統(tǒng)進(jìn)行測(cè)試，從而輸出測(cè)試結(jié)果[1]。SLT測(cè)試屬于測(cè)試的最后一個(gè)階段，對(duì)芯片的品質(zhì)改善有著至關(guān)重要的作用，文中重點(diǎn)對(duì)SLT新硬件系統(tǒng)進(jìn)行介紹。

1 現(xiàn)有SLT測(cè)試硬件系統(tǒng)介紹

1.1 現(xiàn)有SLT測(cè)試硬件系統(tǒng)的結(jié)構(gòu)

早期的SOC芯片結(jié)構(gòu)比較單一，對(duì)硬件測(cè)試系統(tǒng)的設(shè)計(jì)要求比較簡(jiǎn)單，只需另外配套一塊公用的測(cè)試主板，作為與芯片分選機(jī)臺(tái)溝通媒介，傳送測(cè)試結(jié)果即可。部分接口的測(cè)試，可以通過(guò)自采自測(cè)的方式進(jìn)行，一組接口作為主設(shè)備，另外一組作為從設(shè)備，兩組接口互相測(cè)試。個(gè)別有復(fù)用的接口，可以通過(guò)開(kāi)關(guān)芯片，對(duì)信號(hào)進(jìn)行分離測(cè)試。

1.2 現(xiàn)有SLT測(cè)試硬件系統(tǒng)的弊端

隨著芯片制成的不斷發(fā)展，SOC的集成度越來(lái)越高，功能越來(lái)越復(fù)雜，現(xiàn)有的SLT測(cè)試硬件系統(tǒng)已經(jīng)無(wú)法滿足現(xiàn)有SOC芯片的測(cè)試需求，主要存在以下四個(gè)弊端。

1）功能測(cè)試不全

SOC芯片一般存在復(fù)用的IO引腳，在測(cè)試復(fù)用功能時(shí)需要借助電子開(kāi)關(guān)將信號(hào)分離，連接不同的電路進(jìn)行測(cè)試。隨著半導(dǎo)體的不斷發(fā)展，集成度不斷提高，一個(gè)IO口往往不止2個(gè)復(fù)用功能，這時(shí)需要多級(jí)開(kāi)關(guān)進(jìn)行切換，才能滿足測(cè)試需求。信號(hào)經(jīng)過(guò)開(kāi)關(guān)，會(huì)造成信號(hào)的衰減，多級(jí)開(kāi)關(guān)會(huì)使衰減量加大，信號(hào)質(zhì)量因此異常。

2）芯片誤篩

隨著SOC芯片的集成度越來(lái)越高，內(nèi)部集成的功能越來(lái)越多。如果軟件架構(gòu)仍然采用原有的裸系統(tǒng)串行測(cè)試，將會(huì)大量增加測(cè)試時(shí)間，從而導(dǎo)致測(cè)試成本的大幅提高。故軟件開(kāi)發(fā)人員逐步拋棄原有軟件架構(gòu)，采用基于產(chǎn)品應(yīng)用的系統(tǒng)進(jìn)行多個(gè)模塊并行測(cè)試。由于芯片功能的不斷增加，硬件電路的規(guī)模和復(fù)雜程度也不斷提升。同時(shí)，由于機(jī)臺(tái)限制電路結(jié)構(gòu)，導(dǎo)致多個(gè)高速信號(hào)并行測(cè)試時(shí)，會(huì)造成各個(gè)信號(hào)之間的干擾，最終產(chǎn)生數(shù)據(jù)錯(cuò)誤、造成誤篩。

3）芯片產(chǎn)能受限

為了降低硬件測(cè)試板維護(hù)的頻率，同時(shí)提高板子利用率，硬件設(shè)計(jì)人員將整個(gè)系統(tǒng)分成主板和子板的模式。主板作為連接機(jī)臺(tái)和子板通訊的模塊，接收子板的測(cè)試結(jié)果并反饋給分選機(jī)臺(tái)，讓機(jī)臺(tái)根據(jù)結(jié)果將芯片分類。由于每個(gè)項(xiàng)目的SLT都需要該部分電路，故而主板可以通用于不同項(xiàng)目的SLT中。子板作為測(cè)試芯片的硬件電路，需要根據(jù)芯片所需的測(cè)試功能進(jìn)行設(shè)計(jì)，每種芯片的硬件電路不同但是需預(yù)留與主板的通訊接口。由于測(cè)試機(jī)臺(tái)結(jié)構(gòu)的限制，當(dāng)采取這種SLT硬件結(jié)構(gòu)時(shí)，機(jī)臺(tái)只能采用1X2的測(cè)試模式，即同一時(shí)間只能測(cè)試2顆芯片，增加整個(gè)批次的測(cè)試時(shí)間，浪費(fèi)產(chǎn)能[2]。

4）測(cè)試記錄無(wú)法追溯

主板通過(guò)TTL電平接口與機(jī)臺(tái)進(jìn)行通信，這種接口電路連接簡(jiǎn)單，機(jī)臺(tái)和主板間只依靠幾根信號(hào)線傳送簡(jiǎn)單的時(shí)序進(jìn)行通信，這種通訊方式無(wú)法存儲(chǔ)測(cè)試結(jié)果，當(dāng)芯片發(fā)生品質(zhì)異常時(shí)無(wú)法追溯其測(cè)試記錄，也無(wú)法定期對(duì)測(cè)試結(jié)果進(jìn)行統(tǒng)計(jì)分析，大大增加了發(fā)生品質(zhì)事故的概率。

基于上訴硬件系統(tǒng)的弊端，設(shè)計(jì)出全新的硬件系統(tǒng)勢(shì)在必行。這套硬件電路系統(tǒng)首先應(yīng)滿足芯片復(fù)用功能引腳的測(cè)試，加大測(cè)試覆蓋率，加強(qiáng)出廠芯片品質(zhì)保證，同時(shí)盡可能優(yōu)化測(cè)試結(jié)構(gòu)、縮短測(cè)試時(shí)間。為統(tǒng)計(jì)與分析測(cè)試相關(guān)信息，并在發(fā)生品質(zhì)異常后便于追溯之前的測(cè)試結(jié)果，整個(gè)系統(tǒng)應(yīng)增加相對(duì)應(yīng)的存儲(chǔ)模塊。

2 "SLT測(cè)試硬件系統(tǒng)的具體實(shí)現(xiàn)

為了滿足上訴要求，對(duì)SLT測(cè)試硬件系統(tǒng)進(jìn)行重新規(guī)劃，設(shè)計(jì)一套基于FPGA和PC的全新測(cè)試硬件系統(tǒng)，具體框架如圖1所示。

圖1 " SLT測(cè)試硬件系統(tǒng)框架圖

整個(gè)硬件系統(tǒng)由原來(lái)一個(gè)主板對(duì)應(yīng)一個(gè)子板的形式改為一個(gè)主板對(duì)應(yīng)四個(gè)子板的形式，充分利用機(jī)臺(tái)4site模式，減少硬件成本投入的同時(shí)保證單位時(shí)間內(nèi)的測(cè)試數(shù)量為之前的兩倍。

由于當(dāng)前SOC芯片的規(guī)模大，內(nèi)部集成度高，為了兼顧通用性有著豐富的接口，往往一個(gè)IO口有著多重功能復(fù)用。為了測(cè)試這些復(fù)用接口，系統(tǒng)引入FPGA作為輔助測(cè)試的芯片[3]。FPGA稱為可編程邏輯陣列，擁有靈活性、易用性等優(yōu)點(diǎn)，非常適合用于輔助測(cè)試的芯片。FPGA的邏輯門以并行方式工作，運(yùn)用到測(cè)試時(shí)可以同時(shí)測(cè)試多個(gè)接口，大大節(jié)省了測(cè)試時(shí)間，減少測(cè)試成本。由于FPGA可以進(jìn)行重復(fù)編程，若設(shè)計(jì)成一個(gè)單獨(dú)的測(cè)試模塊，再通過(guò)連接座與子板相連，就可以兼容不同的SOC芯片測(cè)試，只需根據(jù)芯片功能重新編寫FPGA程序即可，具體框圖如圖2所示。

圖2 " "SLT板單site結(jié)果框架圖

當(dāng)SLT系統(tǒng)已經(jīng)和Handle組裝完成后，操作人員操作PC上的上位機(jī)軟件，PC控制測(cè)試主板給各個(gè)site發(fā)送開(kāi)始測(cè)試的指令。各個(gè)site的SOC運(yùn)行測(cè)試程序，完成各模塊的測(cè)試，實(shí)時(shí)更新測(cè)試結(jié)果。SOC通過(guò)uart接口與測(cè)試主板通信，四個(gè)site的測(cè)試信息實(shí)時(shí)傳輸給主板，主板對(duì)測(cè)試信息進(jìn)行處理，提取需要存儲(chǔ)的信息和測(cè)試結(jié)果，以USB信號(hào)的形式傳送給PC。PC收到信號(hào)后，由特定的上位機(jī)軟件對(duì)信息進(jìn)行編譯，將該批次每顆芯片的測(cè)試信息記錄在緩存中，等待這個(gè)批次全部測(cè)試完成后，PC生成一份完整的測(cè)試記錄報(bào)表。主板傳輸過(guò)來(lái)的測(cè)試結(jié)果，PC則會(huì)第一時(shí)間處理成RS232信號(hào)傳輸給Handle機(jī)臺(tái)，用于芯片的分選。

3 新SLT測(cè)試硬件系統(tǒng)對(duì)芯片品質(zhì)

帶來(lái)的收益

3.1 測(cè)試覆蓋率

新系統(tǒng)導(dǎo)入之前，由于硬件電路的限制，部分復(fù)用的接口只能測(cè)試其中一個(gè)功能或者通過(guò)模擬開(kāi)關(guān)去切換復(fù)用信號(hào)進(jìn)行測(cè)試。導(dǎo)入新硬件系統(tǒng)后，復(fù)用接口的測(cè)試直接通過(guò)FPGA內(nèi)部去切換，由FPGA完成信號(hào)接收對(duì)比后傳送測(cè)試結(jié)果給PC統(tǒng)計(jì)，避免了由于IO口復(fù)用引起的測(cè)試覆蓋率不全，影響芯片品質(zhì)。

新系統(tǒng)導(dǎo)入測(cè)試后，評(píng)估了內(nèi)部現(xiàn)有的5種SOC芯片的測(cè)試覆蓋率。對(duì)比后發(fā)現(xiàn)，系統(tǒng)導(dǎo)入后5種芯片的測(cè)試覆蓋率顯著提高，芯片品質(zhì)管控得到明顯提升。

表1 " SLT新舊系統(tǒng)覆蓋率對(duì)比

3.2 測(cè)試時(shí)間

由于新硬件系統(tǒng)使用FPGA作為輔助測(cè)試的芯片，使原來(lái)只能串行測(cè)試的系統(tǒng)升級(jí)到并行測(cè)試，多個(gè)互不干擾的信號(hào)可以在同一時(shí)間完成測(cè)試，大大減少了信號(hào)的測(cè)試時(shí)間，給芯片性能測(cè)試預(yù)留了更多的測(cè)試時(shí)間。

針對(duì)內(nèi)部現(xiàn)有的5種芯片，對(duì)比新舊系統(tǒng)測(cè)試時(shí)間。結(jié)果證明，采用新系統(tǒng)有助于大量縮短測(cè)試時(shí)間，對(duì)于提升效率具有明顯收益。

圖3 " "新舊SLT系統(tǒng)單顆芯片測(cè)試時(shí)間對(duì)比圖

3.3 不良芯片分析

引入新系統(tǒng)后，量產(chǎn)時(shí)PC可以統(tǒng)計(jì)并記錄每一顆芯片的測(cè)試情況，當(dāng)測(cè)試?yán)塾?jì)到一定的數(shù)量后，可以通過(guò)大數(shù)據(jù)對(duì)量產(chǎn)的不良品進(jìn)行分析，進(jìn)而優(yōu)化測(cè)試程序，提高測(cè)試可靠性。

當(dāng)有客訴不良品反饋時(shí)，可以通過(guò)查詢測(cè)試信息定位不良品出廠前的測(cè)試情況，協(xié)助分析不良品。如果是接口異常，F(xiàn)PGA能夠明確定位到異常的信號(hào)引腳并實(shí)時(shí)調(diào)整測(cè)試數(shù)據(jù)，尋找異常規(guī)律，為下一步的FA分析提供數(shù)據(jù)支持。

新的測(cè)試系統(tǒng)作為不良品（包括量產(chǎn)和客訴）數(shù)據(jù)收集和分析的工具，有助于加強(qiáng)芯片品質(zhì)管理。

4 結(jié)語(yǔ)

隨著技術(shù)的發(fā)展，半導(dǎo)體晶體管尺寸越來(lái)越小，集成度越來(lái)越高，芯片功能日益復(fù)雜，進(jìn)而導(dǎo)致對(duì)芯片品質(zhì)要求不斷提高。SLT測(cè)試是保證芯片品質(zhì)非常重要的一個(gè)環(huán)節(jié)，若測(cè)試不充分，必定導(dǎo)致不良品流入到市場(chǎng)，影響最終產(chǎn)品的品質(zhì)，故而SLT硬件新系統(tǒng)的導(dǎo)入對(duì)提升產(chǎn)品品質(zhì)有著至關(guān)重要的意義。

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