基于FPGA的高性能數(shù)字信號處理器設(shè)計與實現(xiàn)

張本

中興系統(tǒng)技術(shù)有限公司，廣東深圳，518000

0 引言

在當(dāng)今數(shù)字通信、雷達、圖像處理和許多其他領(lǐng)域，對高性能數(shù)字信號處理的需求不斷增加。為了滿足這種需求，研究和設(shè)計高性能數(shù)字信號處理器變得至關(guān)重要[1]?，F(xiàn)場可編程門陣列（FPGA）已經(jīng)成為這些領(lǐng)域中的一種強大工具，因為它提供了靈活性、可編程性和并行性，這些特性使它成為高性能數(shù)字信號處理器的理想選擇[2]。本研究的目標是設(shè)計和實現(xiàn)一種基于FPGA的高性能數(shù)字信號處理器，以滿足現(xiàn)代通信和信號處理應(yīng)用的需求。數(shù)字信號處理器將通過FPGA上的硬件描述語言（Verilog）進行編程，以執(zhí)行信號處理任務(wù)。本文選用最常用的FFT算法進行詳細設(shè)計和實現(xiàn)，用以說明FPGA作為數(shù)字信號處理器的卓越性能。

1 信號處理器整體結(jié)構(gòu)形式

處理器的系統(tǒng)框圖如圖1所示。

1.1 控制單元

控制單元是FFT處理器的關(guān)鍵組件[3]，它負責(zé)管理和協(xié)調(diào)整個FFT計算流程，確保計算的正確性、時序性和數(shù)據(jù)訪問的準確性。控制器和地址產(chǎn)生單元的有效協(xié)同工作是FFT處理器順利運行的關(guān)鍵。

1.1.1 控制器

控制器是FFT處理器的大腦，它執(zhí)行以下功能。

（1）啟動和停止FFT計算：控制器允許用戶啟動FFT計算過程，并在需要時停止計算。這確保了計算的控制權(quán)在用戶手中。

（2）時序管理：控制器負責(zé)確保蝶形運算按正確的順序和時序執(zhí)行。它發(fā)出信號，告訴蝶形運算單元何時進行計算，以保持整個計算的同步性。

（3）控制信號生成：控制器生成用于控制蝶形運算和存儲單元的控制信號。這些信號包括讀取和寫入操作的啟動、停止、重置等。

（4）狀態(tài)管理：控制器維護FFT計算的當(dāng)前狀態(tài)，以確保正確的計算流程。它可以管理多級蝶形圖的不同階段，并確保它們按照正確的順序執(zhí)行。

控制器的關(guān)鍵任務(wù)是協(xié)調(diào)所有組件，以確保FFT計算按照正確的順序和時序執(zhí)行，以生成正確的頻譜結(jié)果。

1.1.2 地址產(chǎn)生單元

地址產(chǎn)生單元的主要作用是確保數(shù)據(jù)正確地進出存儲單元，以支持FFT計算進行。

（1）地址計算：地址產(chǎn)生單元計算出需要讀取或?qū)懭氪鎯卧牡刂?，以確保正確的數(shù)據(jù)訪問。這通常涉及數(shù)據(jù)的分組和重新排列，以匹配FFT計算的順序。

（2）地址同步：地址產(chǎn)生單元與控制器進行協(xié)同工作，以確保生成的地址與FFT計算的狀態(tài)同步。這防止了地址與數(shù)據(jù)的不匹配。

（3）地址傳輸：地址產(chǎn)生單元將生成的地址傳輸給存儲單元，以觸發(fā)正確的數(shù)據(jù)讀取或?qū)懭氩僮鳌?/p>

1.2 蝶形運算單元

蝶形運算器和旋轉(zhuǎn)因子計算單元的協(xié)同工作使FFT處理器能夠高效地進行傅里葉變換。蝶形運算器執(zhí)行核心運算，而旋轉(zhuǎn)因子計算單元確保這些運算在頻率域上正確執(zhí)行。這些部分的優(yōu)化對于FFT處理器的性能至關(guān)重要。

1.2.1 蝶形運算器

蝶形運算器是FFT處理器中的核心組件，它在傅里葉變換中執(zhí)行關(guān)鍵的運算。蝶形運算器接收一對復(fù)數(shù)輸入數(shù)據(jù)點，執(zhí)行復(fù)數(shù)乘法和加法運算，然后將結(jié)果存儲回存儲單元。這一過程是FFT計算的核心步驟，具有高性能和高吞吐量。在每個時鐘周期內(nèi)，蝶形運算器執(zhí)行以下操作。

（1）輸入數(shù)據(jù)接收：從存儲單元中獲取兩個復(fù)數(shù)輸入數(shù)據(jù)點，通常是一個復(fù)數(shù)對，這兩個數(shù)據(jù)點表示不同的頻域樣本。

（2）復(fù)數(shù)乘法：將這兩個輸入數(shù)據(jù)點相乘，通常使用乘法器進行計算。這個操作計算出乘積的幅度和相位信息。

（3）復(fù)數(shù)加法：接下來，將乘法的結(jié)果進行復(fù)數(shù)加法運算，以獲得蝶形運算的輸出數(shù)據(jù)點。

（4）結(jié)果存儲：最終，計算得到的輸出數(shù)據(jù)點被存儲回存儲單元，以供后續(xù)的計算或輸出使用。

這個過程在FFT計算中不斷重復(fù)，以完成信號處理的任務(wù)。蝶形運算器的設(shè)計需要高效的硬件實現(xiàn)，以確保FFT處理器能夠快速且準確地完成傅里葉變換。

1.2.2 旋轉(zhuǎn)因子計算單元

旋轉(zhuǎn)因子計算單元負責(zé)生成用于蝶形運算的旋轉(zhuǎn)因子。這些因子用于復(fù)數(shù)乘法操作，確保正確的頻率域轉(zhuǎn)換。

旋轉(zhuǎn)因子計算單元根據(jù)FFT計算的當(dāng)前階段和頻率要求，生成旋轉(zhuǎn)因子。這通常涉及預(yù)先計算和存儲一組旋轉(zhuǎn)因子，以供FFT計算使用。這些因子通常在FFT處理器初始化時計算，并在需要時從存儲中獲取。生成旋轉(zhuǎn)因子的精確性和性能對FFT計算的準確性和速度至關(guān)重要。如果旋轉(zhuǎn)因子的計算出現(xiàn)錯誤，可能導(dǎo)致頻譜分析的結(jié)果不準確。

生成的旋轉(zhuǎn)因子與蝶形運算器的輸入數(shù)據(jù)相乘，以實現(xiàn)頻率域的旋轉(zhuǎn)。這是通過復(fù)數(shù)乘法操作來實現(xiàn)的，確保了FFT計算中正確的頻域變換。旋轉(zhuǎn)因子的應(yīng)用使蝶形運算器能夠?qū)⑤斎霐?shù)據(jù)點正確旋轉(zhuǎn)到適當(dāng)?shù)念l率位置，這是傅里葉變換的核心步驟。

1.3 存儲單元

存儲單元在FFT處理器中用于暫時保存數(shù)據(jù)，以便進行傅里葉變換的各個階段。其設(shè)計和性能對FFT計算的速度和準確性具有重要影響，因此，需要根據(jù)具體應(yīng)用的需求進行合適的優(yōu)化和配置。

1.3.1 輸入數(shù)據(jù)存儲

存儲單元首先用于存儲從外部輸入源傳入的原始數(shù)據(jù)。這些輸入數(shù)據(jù)通常是時域的樣本，即待處理的信號。數(shù)據(jù)存儲的方式通常取決于FFT處理器的設(shè)計，可以是一個連續(xù)的緩沖區(qū)或分塊存儲。

1.3.2 中間結(jié)果存儲

在FFT計算中，蝶形運算需要將中間結(jié)果存儲在存儲單元中，以便進行下一級的計算。中間結(jié)果是蝶形運算的輸出，通常是頻域的部分計算結(jié)果。存儲單元允許數(shù)據(jù)在各個蝶形運算之間流動，并保持正確的順序。

1.3.3 最終輸出存儲

存儲單元還用于存儲最終的FFT輸出數(shù)據(jù)，即頻域中的信號分量。這些數(shù)據(jù)表示輸入信號在頻域中的頻率分量。最終輸出數(shù)據(jù)通常需要進一步分析、處理或傳輸給其他系統(tǒng)。

1.3.4 隨機存儲器和緩沖區(qū)

存儲單元可以采用不同的物理實現(xiàn)方式，最常見的是使用隨機存儲器。隨機存儲器可以讀取和寫入數(shù)據(jù)，具有快速的訪問速度。此外，存儲單元還可以包括用于存儲數(shù)據(jù)的緩沖區(qū)，這些緩沖區(qū)可以用于提高數(shù)據(jù)流動的效率，確保數(shù)據(jù)可以及時傳遞給蝶形運算單元。

1.3.5 地址管理

存儲單元需要能夠有效地管理數(shù)據(jù)的讀取和寫入，以確保數(shù)據(jù)能夠在正確的時間和順序下傳輸。地址產(chǎn)生單元通常與存儲單元協(xié)同工作，生成用于數(shù)據(jù)訪問的地址。

1.3.6 數(shù)據(jù)流動

數(shù)據(jù)在存儲單元內(nèi)部的流動是整個FFT計算的關(guān)鍵。輸入數(shù)據(jù)被讀取，然后經(jīng)過蝶形運算后的中間結(jié)果被存儲，最終的FFT輸出數(shù)據(jù)也被存儲。這個流動過程需要高效的數(shù)據(jù)傳輸和存儲管理，以確保計算的正確性和效率。

1.4 總線模塊

總線模塊在處理器中是至關(guān)重要的組件，它負責(zé)數(shù)據(jù)和控制信號的傳輸，以確保各個組件能夠正確地訪問和交換數(shù)據(jù)。

1.4.1 地址總線

地址總線用于傳輸?shù)刂沸畔?，以指定要訪問的存儲單元或其他組件的位置。地址總線的位數(shù)取決于FFT處理器的設(shè)計，通常與存儲單元的地址位數(shù)相匹配?？刂茊卧褂玫刂房偩€來發(fā)出讀取或?qū)懭氩僮鞯牡刂罚源_保正確的數(shù)據(jù)訪問。

1.4.2 數(shù)據(jù)總線

數(shù)據(jù)總線的寬度通常與處理器的數(shù)據(jù)寬度相關(guān)。數(shù)據(jù)總線的功能包括在存儲單元和蝶形運算單元之間傳輸數(shù)據(jù)，以及將最終的FFT輸出數(shù)據(jù)傳送給外部系統(tǒng)或存儲設(shè)備。輸入數(shù)據(jù)從外部傳入FFT處理器，通過數(shù)據(jù)總線傳輸?shù)酱鎯卧？刂茊卧ㄟ^地址總線指定要寫入的存儲單元的位置。中間結(jié)果由蝶形運算單元計算并存儲在存儲單元中，然后通過數(shù)據(jù)總線傳輸?shù)较乱患壍挠嬎?。最終的FFT輸出數(shù)據(jù)也通過數(shù)據(jù)總線傳送出來，以供后續(xù)處理或輸出。

1.4.3 并行性和效率

總線模塊的設(shè)計允許FFT處理器同時處理多個數(shù)據(jù)點，從而提高計算速度和效率。并行性通過同時在不同地址上訪問存儲單元和傳輸數(shù)據(jù)來實現(xiàn)。數(shù)據(jù)總線的寬度和速度對于實現(xiàn)高吞吐量的FFT計算至關(guān)重要?？刂茊卧撠?zé)生成控制信號，以協(xié)調(diào)地址總線和數(shù)據(jù)總線的使用。它確保數(shù)據(jù)在正確的時間傳輸，以支持FFT計算的正確執(zhí)行?？偩€模塊的設(shè)計和性能直接影響FFT處理器的整體性能。一個高效的總線系統(tǒng)可以大大提高計算速度和數(shù)據(jù)傳輸?shù)男?，從而加速頻譜分析或信號處理任務(wù)的完成。

2 基于FPGA的處理器實現(xiàn)

本研究設(shè)計的FFT大小為64點，浮點數(shù)精度為32位，選擇64位數(shù)據(jù)寬度。系統(tǒng)時鐘頻率為100MHz。

2.1 控制單元實現(xiàn)

在FPGA設(shè)計中，控制單元核心部分是狀態(tài)機的設(shè)計，狀態(tài)機是一種有限狀態(tài)自動機，用于管理FFT計算的不同階段。這些階段包括初始化、數(shù)據(jù)輸入、蝶形運算和數(shù)據(jù)輸出等。狀態(tài)機的狀態(tài)在時鐘信號上升沿觸發(fā)時更新。根據(jù)當(dāng)前狀態(tài)和輸入信號，狀態(tài)機會切換到下一個狀態(tài)，在代碼中使用了always塊來描述狀態(tài)機的行為。控制單元還需要實現(xiàn)啟動和停止控制。這包括設(shè)計適當(dāng)?shù)目刂菩盘?，以啟動FFT計算或停止計算。通常，這些信號可以通過外部輸入或者通過FPGA編程來控制。這使得FFT處理器能夠根據(jù)外部信號或者軟件命令開始或停止計算。

此外，控制單元還可能需要與其他模塊進行狀態(tài)同步，以確保各個組件在正確的時間執(zhí)行。例如，與蝶形運算單元和存儲單元之間的狀態(tài)同步是至關(guān)重要的，以確保數(shù)據(jù)在正確的時間傳遞和處理。

2.2 蝶形運算單元實現(xiàn)

2.2.1 模塊定義

下面的代碼定義了一個名為ButterflyUnit的Verilog模塊，該模塊包括輸入和輸出端口。輸入包括兩個復(fù)數(shù)數(shù)據(jù)點（實部和虛部），而輸出包括一個復(fù)數(shù)數(shù)據(jù)點（實部和虛部）。

module…ButterflyUnit…(…………input…wire…[31:0]…input_data1_real,……//…輸入數(shù)據(jù)1 的實部…………input…wire…[31:0]…input_data1_imag,……//…輸入數(shù)據(jù)1 的虛部…………input…wire…[31:0]…input_data…………input…wire…[31:0]…input_data 2_real,……//…輸入數(shù)據(jù)2 的實部2_imag,……//…輸入數(shù)據(jù)2 的虛部…………output…wire…[31:0]…output_data_real,…//…輸出數(shù)據(jù)的實部…………output…wire…[31:0]…output_data_imag……//…輸出數(shù)據(jù)的虛部);

2.2.2 復(fù)數(shù)乘法

這部分計算了兩個輸入數(shù)據(jù)點的復(fù)數(shù)乘法。首先，實部相乘得到product_real，然后虛部相乘并相加得到product_imag。這兩個值構(gòu)成了復(fù)數(shù)乘法的結(jié)果。

//…復(fù)數(shù)乘法wire…[31:0]…product_real…=…input_data1_real…*…input_data2_real…-…input_data1_imag…*…input_data2 wire…[31:0]…product_imag…=…input_imag;_data1_real…*…input_data2_imag…+…input_data1_imag…*…input_data2_real;

2.2.3 復(fù)數(shù)加法

這部分計算了兩個輸入數(shù)據(jù)點的復(fù)數(shù)加法。它直接將實部和虛部分別相加，得到output_data_real和output_data_imag，它們構(gòu)成了復(fù)數(shù)加法的結(jié)果。

//…復(fù)數(shù)加法assign…output_data_real…=…input_data1_real…+…input_data2_real;assign…output_data_imag…=…input_data1_imag…+…input_data2_imag;

2.3 旋轉(zhuǎn)因子實現(xiàn)

旋轉(zhuǎn)因子在FFT算法中表示為復(fù)數(shù)幅度為1的指數(shù)函數(shù)，其角度由FFT計算的當(dāng)前階段和頻率決定。

module…TwiddleFactorGenerator…(…………input…wire…[7:0]…phase,…………………//…當(dāng)前階段（角度）輸入，8 位二進制表示…………output…wire…[31:0]…twiddle_real,…//…旋轉(zhuǎn)因子實部，32 位寬…………output…wire…[31:0]…twiddle_imag……//…旋轉(zhuǎn)因子虛部，32 位寬)//…旋轉(zhuǎn)因子計算always…@(*)…begin…………//…計算角度…………reg…[7:0]…angle…=…phase;…//…在實際應(yīng)用中，可能需要更復(fù)雜的角度計算…………//…計算旋轉(zhuǎn)因子…………assign…twiddle_real…=…$signed($bitstoreal({1'b0,…1'b0,…angle}))…/…256.0;…//…實部…………assign…twiddle_imag…=…$signed($bitstoreal({1'b0,…1'b1,…angle}))…/…256.0;…//…虛部end endmodule

該模塊接受一個8位的角度輸入作為phase，并輸出32位的旋轉(zhuǎn)因子的實部和虛部。生成的旋轉(zhuǎn)因子的實部和虛部都是32位寬的有符號數(shù)，它們表示了復(fù)數(shù)形式的旋轉(zhuǎn)因子。這些旋轉(zhuǎn)因子用于后續(xù)的復(fù)數(shù)乘法操作，以實現(xiàn)頻域的正確變換。

3 結(jié)論

本文詳細討論了基于FPGA的高性能FFT處理器的設(shè)計和實現(xiàn)。FFT是一種在信號處理、通信和圖像處理等領(lǐng)域中廣泛使用的算法，因此，在FPGA硬件平臺上實現(xiàn)高性能的FFT處理器對于加速這些應(yīng)用非常重要。在本文中論述了處理器的各個核心組成部分，包括控制單元、蝶形運算單元、存儲單元和總線模塊，并對控制單元和蝶形運算單元如何在FPGA實現(xiàn)給予了重點研究。