基于RFSoC 的可重配置SAR 收發(fā)模塊設(shè)計(jì)與實(shí)現(xiàn)

趙麒瑞，劉霖，張昆明，曹越，常桂林

（1.中國科學(xué)院空天信息創(chuàng)新研究院，北京 100094；2.中國科學(xué)院大學(xué)電子電氣與通信工程學(xué)院，北京 100049）

數(shù)字收發(fā)模塊通常由多個(gè)功能單元構(gòu)成，實(shí)現(xiàn)發(fā)射信號產(chǎn)生、回波信號采集以及信號預(yù)處理等功能[1]，在合成孔徑雷達(dá)（Synthetic Aperture Radar,SAR）系統(tǒng)中具有重要作用。近年來，隨著多模式SAR 系統(tǒng)的快速發(fā)展，傳統(tǒng)收發(fā)模塊設(shè)計(jì)方案面臨復(fù)雜度高、體積功耗大、兼容性和通用性較差等問題。針對以上問題，該文提出一種基于RFSoC 的可重配置數(shù)字收發(fā)模塊設(shè)計(jì)方案。RFSoC 在片上系統(tǒng)內(nèi)集成了射頻轉(zhuǎn)換器，消除了對外部數(shù)據(jù)轉(zhuǎn)換器的需求[2-3]。將RFSoC 架構(gòu)與動(dòng)態(tài)部分重配置策略相結(jié)合，利用重配置策略動(dòng)態(tài)調(diào)整信號通道數(shù)量，而片上處理器則用于調(diào)整轉(zhuǎn)換器速率與工作模式。測試結(jié)果表明，該文所設(shè)計(jì)的收發(fā)模塊可根據(jù)需求實(shí)時(shí)調(diào)整信號通道數(shù)和轉(zhuǎn)換器速率，完成基帶與中頻信號的生成、采集和處理，滿足預(yù)期設(shè)計(jì)需求。

1 部分動(dòng)態(tài)重配置技術(shù)

1.1 部分動(dòng)態(tài)重配置原理

作為一種重配置技術(shù)，部分動(dòng)態(tài)重配置對系統(tǒng)任務(wù)既進(jìn)行了時(shí)間的劃分，也進(jìn)行了空間的劃分[4]。利用部分動(dòng)態(tài)重配置技術(shù)，能夠在系統(tǒng)運(yùn)行期間實(shí)現(xiàn)邏輯功能的重配置，而其他邏輯的運(yùn)行在配置過程中不受影響，具有相當(dāng)?shù)撵`活性和可靠性[5-7]。

部分動(dòng)態(tài)重配置方法的實(shí)現(xiàn)需要將邏輯設(shè)計(jì)分成靜態(tài)和動(dòng)態(tài)兩部分，其中，靜態(tài)部分為固定邏輯，動(dòng)態(tài)部分為可重構(gòu)邏輯。需要注意的是，對FPGA器件而言，并不是所有資源都是可重構(gòu)的，例如片上緩存、時(shí)鐘以及收發(fā)器等邏輯資源不能被包含在動(dòng)態(tài)邏輯設(shè)計(jì)中[9]。

對于重配置文件的加載，既可以從板載非易失性存儲介質(zhì)中進(jìn)行加載，也可以由外部設(shè)備控制配置過程，還可以由微處理器通過內(nèi)部配置訪問端口（Internal Configuration Access Port,ICAP）或處理器配置訪問端口（Processor Configuration Access Port,PCAP）將配置文件寫入FPGA 內(nèi)部的可重配置分區(qū)[8-16]以實(shí)現(xiàn)配置文件的加載。

1.2 基于FPGA管理器框架的部分動(dòng)態(tài)重配置方法

與已有的部分動(dòng)態(tài)重配置設(shè)計(jì)方案相比，該文所使用的部分動(dòng)態(tài)重配置設(shè)計(jì)方案基于FPGA 管理器（FPGA Manager）框架，使用片上處理器通過PCAP進(jìn)行重配置文件的加載[10-12]，無需對配置文件進(jìn)行固化，使得對配置文件的管理變得更加方便。

FPGA Manager 是Linux 內(nèi)核的一部分，用于加載鏡像文件以對可編程邏輯進(jìn)行編程，其架構(gòu)如圖1 所示。在該框架下，所有應(yīng)用程序編程接口（Application Program Interface,API）與FPGA 制造商無關(guān)。對于RFSoC 而言，其制造商信息被包含在底層Xilinx FPGA 驅(qū)動(dòng)程序中。該驅(qū)動(dòng)程序向Linux 內(nèi)核中添加加載配置文件所需的相關(guān)指令。利用FPGA Manager 架構(gòu)，可以很容易地實(shí)現(xiàn)包括配置文件加載、回讀以及設(shè)備樹覆蓋在內(nèi)的諸多功能，便于系統(tǒng)后續(xù)的升級與維護(hù)。

圖1 FPGA Manager架構(gòu)

2 可重配置數(shù)字收發(fā)模塊實(shí)現(xiàn)

該文提出的數(shù)字收發(fā)模塊設(shè)計(jì)方案所使用的RFSoC 芯片型號為ZU28DR。ZU28DR 是賽靈思推出的第一代RFSoC 芯片，集成了射頻數(shù)據(jù)轉(zhuǎn)換器、高性能可編程邏輯及多核ARM 處理器，支持最高8 路12 位射頻模數(shù)轉(zhuǎn)換器（Radio Frequency Analog-to-Digital Converter,RF-ADC）輸入與14位射頻數(shù)模轉(zhuǎn)換器（Radio Frequency Digital-to-Analog Converter,RFDAC）輸出，每路RF-ADC最高采樣頻率為4.096 GHz，每路RF-DAC 最高轉(zhuǎn)換頻率為6.554 GHz。

2.1 數(shù)字收發(fā)模塊架構(gòu)及重配置流程

該文所設(shè)計(jì)的數(shù)字收發(fā)模塊基本框架如圖2 所示，包括發(fā)射信號計(jì)算單元、射頻轉(zhuǎn)換單元、預(yù)處理單元、接口單元以及時(shí)鐘配置單元。發(fā)射信號計(jì)算單元根據(jù)當(dāng)前工作模式下對應(yīng)的系統(tǒng)參數(shù)計(jì)算發(fā)射信號，并傳遞給RF-DAC 轉(zhuǎn)換為對應(yīng)的模擬信號。RF-ADC 對回波信號進(jìn)行采集并傳遞給預(yù)處理單元，處理后的回波信號通過接口單元發(fā)送給其他功能模塊。嵌入式處理器負(fù)責(zé)配置射頻轉(zhuǎn)換單元以及控制重配置文件的加載，時(shí)鐘配置單元為接口單元以及射頻轉(zhuǎn)換單元提供參考時(shí)鐘和工作時(shí)鐘。時(shí)鐘配置單元與接口單元以外的各個(gè)單元通過AXI 總線進(jìn)行通信與數(shù)據(jù)交互。

圖2 可重配置數(shù)字收發(fā)模塊基本框架

當(dāng)切換模塊工作模式時(shí)，首先，調(diào)整時(shí)鐘配置單元，使其與射頻轉(zhuǎn)換單元當(dāng)前工作模式下的轉(zhuǎn)換速率相匹配；然后，通過嵌入式處理器對射頻轉(zhuǎn)換單元進(jìn)行配置，調(diào)整當(dāng)前的轉(zhuǎn)換速率、混頻器模式、抽取倍率等相關(guān)配置；最后，使用嵌入式處理器通過PCAP 加載當(dāng)前工作模式下對應(yīng)的重配置文件，完成工作模式的切換。

2.2 發(fā)射信號計(jì)算單元的設(shè)計(jì)與配置

發(fā)射信號計(jì)算單元根據(jù)當(dāng)前工作模式下的相關(guān)參數(shù)計(jì)算發(fā)射的數(shù)字調(diào)頻信號。

在該文所設(shè)計(jì)的收發(fā)模塊中，發(fā)射信號計(jì)算單元既能夠計(jì)算包含載波的中頻信號，也能夠計(jì)算不含載波信號的基帶信號。之所以這樣設(shè)計(jì)，是因?yàn)閷τ趲捿^大的數(shù)字發(fā)射信號，受限于RF-DAC 轉(zhuǎn)換速率，無法準(zhǔn)確地將數(shù)字信號轉(zhuǎn)換為對應(yīng)的模擬信號。針對這一情況，該方案先計(jì)算基帶發(fā)射信號，再通過模擬方式進(jìn)行調(diào)頻。

由于不同工作模式下信號通道的數(shù)量并不相同，因此在模塊設(shè)計(jì)中將發(fā)射信號計(jì)算單元設(shè)置為部分重配置模塊，并生成不同工作模式下發(fā)射信號計(jì)算單元所對應(yīng)的部分配置文件[14-15]。

基帶模式下，發(fā)射信號可表示為如下形式：

其中，A為信號量化幅度，K=BW/TS為信號的調(diào)頻率，BW為調(diào)頻信號帶寬，TS為調(diào)頻信號脈沖寬度。在基帶發(fā)射信號計(jì)算單元中，t可以根據(jù)如下公式進(jìn)行計(jì)算：

其中，tin為基于RF-DAC 時(shí)鐘所產(chǎn)生的累加數(shù)，F(xiàn)S為RF-DAC 當(dāng)前的轉(zhuǎn)換速率。

中頻模式下，發(fā)射信號可寫為如下形式：

其中，F(xiàn)0為發(fā)射信號的中心頻率。比較式（1）與式（3）可知，中頻模式下發(fā)射信號的計(jì)算過程與基帶模式任意一路信號基本一致。

在該文所提出的收發(fā)模塊設(shè)計(jì)方案中，發(fā)射信號計(jì)算單元采用高層次綜合（High Level Synthesis,HLS）策略進(jìn)行設(shè)計(jì)，利用不同工作模式下所給定的信號帶寬、脈沖寬度、中心頻率以及采樣頻率，根據(jù)式（1）和式（3）完成對應(yīng)模式下發(fā)射信號的計(jì)算。

該設(shè)計(jì)方案下靜態(tài)邏輯和動(dòng)態(tài)邏輯相應(yīng)的資源使用情況如表1 所示。由表1 可知，重配置功能模塊僅占用少量邏輯資源，一方面降低了對其他功能模塊資源使用的影響，另一方面也提高了重配置模塊的加載速度。

當(dāng)需要切換發(fā)射信號計(jì)算單元工作模式時(shí)，通過前文所述的FPGA Manager 框架進(jìn)行重配置文件加載。當(dāng)應(yīng)用程序發(fā)出加載配置文件指令后，由FPGA Manager 驅(qū)動(dòng)程序分配所需內(nèi)存，并根據(jù)對應(yīng)API 地址發(fā)送電源控制請求。在ARM 可信任固件響應(yīng)請求后，執(zhí)行處理器中斷，將配置文件寫入重配置分區(qū)，并將應(yīng)答由驅(qū)動(dòng)程序傳遞給應(yīng)用程序。

2.3 射頻轉(zhuǎn)換單元的動(dòng)態(tài)配置

對于射頻轉(zhuǎn)換單元，通過嵌入式處理器使用驅(qū)動(dòng)程序內(nèi)置的API 函數(shù)對其有關(guān)配置參數(shù)進(jìn)行查詢、修改以及多通道同步。

以混頻器設(shè)置為例，當(dāng)調(diào)整混頻器模式時(shí)，首先調(diào)用函數(shù)XRFdc_GetMixerSettings 以獲取當(dāng)前待調(diào)整轉(zhuǎn)換器所對應(yīng)的混頻器設(shè)置信息，包括混頻模式、混頻器頻率以及抽取/內(nèi)插倍數(shù)等設(shè)置信息；然后調(diào)用函數(shù)XRFdc_SetMixerSettings，對當(dāng)前混頻器設(shè)置信息進(jìn)行修改；最后比較修改前后混頻器設(shè)置，若二者不同，則表示修改成功并打印相應(yīng)提示信息，否則輸出錯(cuò)誤信息。具體流程如圖3 所示，其余相關(guān)參數(shù)配置流程相關(guān)參數(shù)的配置流程與之基本一致。

圖3 調(diào)整射頻轉(zhuǎn)換單元混頻器設(shè)置流程

在調(diào)整信號通道數(shù)時(shí)，需要對使用的RF-ADC和RF-DAC 進(jìn)行多通道同步,以使每個(gè)數(shù)據(jù)通道間的相對時(shí)延一致。在進(jìn)行通道同步時(shí)，調(diào)用同步函數(shù)XRFdc_MultiConverter_Sync 使指定的Tile 同步。在此過程中，Tile 中的模擬采樣時(shí)鐘通過延遲抽頭鏈捕獲系統(tǒng)參考時(shí)鐘，使用系統(tǒng)參考時(shí)鐘將Tile 中的數(shù)字部分同步復(fù)位。

2.4 時(shí)鐘配置單元設(shè)計(jì)與配置

時(shí)鐘配置單元由LMX2592 頻率合成器及Si5341A 可編程時(shí)鐘芯片組成。其中，頻率合成器通過QSPI 控制器進(jìn)行配置，為射頻轉(zhuǎn)換單元提供所需的時(shí)鐘信號；可編程時(shí)鐘芯片通過I2C 控制器進(jìn)行配置，為接口單元提供參考時(shí)鐘信號。

當(dāng)射頻轉(zhuǎn)換單元轉(zhuǎn)換速率變化時(shí)，時(shí)鐘配置單元依據(jù)當(dāng)前射頻轉(zhuǎn)換單元的轉(zhuǎn)換速率，使用Microblaze 嵌入式模塊通過QSPI 和I2C 處理器修改時(shí)鐘芯片的配置信息，調(diào)整輸出時(shí)鐘信號的頻率，使其與當(dāng)前射頻轉(zhuǎn)換單元的轉(zhuǎn)換速率相匹配。

3 可重配置數(shù)字收發(fā)模塊測試

在對模塊進(jìn)行功能測試時(shí)，將RF-DAC 輸出信號發(fā)送至射頻綜合單元，通過RF-ADC 采集回波信號。利用示波器與頻譜儀觀察RF-DAC 輸出信號的波形與頻譜，并與RF-ADC 所采集信號的波形與頻譜進(jìn)行比較。不同測試模式下模塊工作參數(shù)如表2所示。

表2 收發(fā)模塊測試模式參數(shù)

3.1 模式1測試結(jié)果

接通模塊電源后，首先啟動(dòng)時(shí)鐘配置單元。當(dāng)時(shí)鐘配置完成后，加載模式1 所對應(yīng)的部分配置文件并啟動(dòng)片上操作系統(tǒng)。此時(shí)，收發(fā)模塊工作在模式1 下，RF-DAC 兩個(gè)輸出通道內(nèi)的信號如圖4 所示，對應(yīng)的頻譜如圖5 所示。

圖4 模式1發(fā)射信號波形

圖5 模式1發(fā)射信號頻譜

可以看出，輸出信號的脈沖寬度為5 μs，帶寬為600 MHz，信號頻譜位于第一奈奎斯特區(qū)內(nèi)，帶內(nèi)平坦度小于±1 dB。

對通道2 輸出信號對應(yīng)的回波信號進(jìn)行采集，采集后的信號歸一化波形如圖6 所示，其頻譜如圖7所示?？梢钥闯?，采集后的信號仍然為線性調(diào)頻信號，脈沖寬度為5 μs，帶寬為600 MHz，與模式1 下被采集的輸出信號一致。以上測試結(jié)果表明，模式1下發(fā)射信號相關(guān)參數(shù)與給定測試參數(shù)一致，回波信號采集正確無誤。

圖6 模式1采集信號波形

圖7 模式1采集信號頻譜

對所采集的回波信號進(jìn)行脈沖壓縮，壓縮后信號的峰值旁瓣比（Peak Side Lobe Ratio,PSLR）為-12.953 7 dB，積分旁瓣比（Integrated Side Lobe Ratio,ISLR）為-10.451 7 dB。

3.2 模式2測試結(jié)果

按前文所述順序，依次調(diào)整時(shí)鐘配置單元和射頻轉(zhuǎn)換單元配置信息，并加載模式2 對應(yīng)的重配置文件。完成上述操作后，收發(fā)模塊在模式2 下工作，此時(shí)RF-DAC 的輸出信號頻譜如圖8 所示?？梢钥闯?，輸出信號中心頻率為1.1 GHz，帶寬為80 MHz，信號頻譜位于第二奈奎斯特區(qū)內(nèi)，帶內(nèi)平坦度小于±1 dB。

圖8 模式2發(fā)射信號頻譜

對輸出信號進(jìn)行采集，采集后的中頻信號經(jīng)下變頻處理后歸一化波形如圖9 所示，其頻譜如圖10所示?？梢钥闯觯杉蟮男盘柸匀粸榫€性調(diào)頻信號，脈沖寬度為24 μs，帶寬為80 MHz，與模式2 下被采集的輸出信號一致。以上測試結(jié)果表明，模式2下發(fā)射信號相關(guān)參數(shù)與給定測試參數(shù)一致，回波信號采集正確無誤。

圖9 模式2采集信號波形

圖10 模式2采集信號頻譜

對所采集的回波信號進(jìn)行脈沖壓縮，壓縮后信號的PSLR 為-12.766 3 dB，ISLR 為-10.382 1 dB。

綜上，發(fā)射信號計(jì)算單元與射頻轉(zhuǎn)換單元在不同工作模式下的測試均得到了預(yù)期的結(jié)果。上述測試結(jié)果表明，所設(shè)計(jì)的收發(fā)模塊能夠根據(jù)不同模式所設(shè)置的工作參數(shù)實(shí)時(shí)調(diào)整信號通道數(shù)和轉(zhuǎn)換器速率，完成基帶與中頻信號的生成和采集。

4 結(jié)束語

該文提出一種以RFSoC 為平臺的可重配置數(shù)字收發(fā)模塊設(shè)計(jì)方案，并對其功能進(jìn)行了驗(yàn)證。結(jié)果表明，與傳統(tǒng)設(shè)計(jì)方案相比[17-18]，該文所提出的設(shè)計(jì)方案能夠根據(jù)需求實(shí)時(shí)調(diào)整信號通道數(shù)和轉(zhuǎn)換器速率，支持基帶與中頻信號的生成、采集和處理，不僅具有較強(qiáng)的靈活性和通用性，還降低系統(tǒng)的體積與功耗。后續(xù)的改進(jìn)方向包括兩方面：1）進(jìn)一步優(yōu)化重配置模塊設(shè)計(jì)，提升配置文件加載速度；2）在模塊中添加包括抗干擾處理在內(nèi)的其他功能單元。