基于FPGA 的多通道數(shù)據(jù)監(jiān)測存儲系統(tǒng)?

耿 坤 張會(huì)新

（中北大學(xué)微納器件與系統(tǒng)教育部重點(diǎn)實(shí)驗(yàn)室 太原 030051）

1 引言

導(dǎo)彈、火箭等武器裝備在研發(fā)環(huán)節(jié)需要進(jìn)行大量測試任務(wù)，通過使用多種高精度傳感器采集導(dǎo)彈試射實(shí)驗(yàn)中產(chǎn)生的各項(xiàng)數(shù)據(jù)如：沖擊參數(shù)、振動(dòng)參數(shù)、壓力參數(shù)、溫度參數(shù)等。隨著武器裝備的發(fā)展，試射試驗(yàn)中需要獲取的傳感器數(shù)據(jù)量也日益增加，對數(shù)據(jù)處理系統(tǒng)的多通道突發(fā)數(shù)據(jù)處理能力、實(shí)時(shí)監(jiān)測能力、存儲可靠性的要求也越來越高［1］。國內(nèi)對于數(shù)據(jù)監(jiān)測、存儲裝置的研究在諸多方面取得了進(jìn)展，如文豐等［2］對FLASH 編程、ECC 糾錯(cuò)等關(guān)鍵技術(shù)進(jìn)行了分析；王子懿等［3］對FlASH 的流水線存儲模式及千兆以太網(wǎng)傳輸技術(shù)進(jìn)行深入研究；劉勝等［4］研究了多路信號并行混合采集存儲的問題；韓子舟等［5］設(shè)計(jì)了具有1553B 接口的高速數(shù)據(jù)采編器。

為進(jìn)一步拓展數(shù)據(jù)通道數(shù)，對復(fù)雜度更高的數(shù)據(jù)進(jìn)行處理，并對掛載在1553B 總線上設(shè)備工作狀態(tài)進(jìn)行監(jiān)測，實(shí)現(xiàn)突發(fā)故障的實(shí)時(shí)上報(bào)。設(shè)計(jì)了一種多通道數(shù)據(jù)存儲監(jiān)測系統(tǒng)，該系統(tǒng)支持并行采集55 路模擬量、2 路PCM 碼流、2 路LVDS 數(shù)據(jù)且具有1553B 總線監(jiān)測功能，實(shí)現(xiàn)了以零誤碼率對高速率差數(shù)據(jù)進(jìn)行編幀、存儲，其中數(shù)據(jù)速度低至0.32kbit/s（40Hz 模擬量數(shù)據(jù)），高達(dá)200Mbit/s（LVDS2 數(shù)據(jù)），滿足了對導(dǎo)彈試射實(shí)驗(yàn)中多通道、高復(fù)雜度數(shù)據(jù)的采集、存儲、監(jiān)測、回讀分析的需求。

2 系統(tǒng)方案設(shè)計(jì)

為提高系統(tǒng)處理多通道數(shù)據(jù)的可靠性，在功能上采用模塊化設(shè)計(jì)，根據(jù)實(shí)際功能劃分為主控板、1553B 通信板、55 路模擬量采集板、雙FLASH 存儲板和電源板，在提高模塊功能內(nèi)聚性的同時(shí)降低了模塊間的干擾，系統(tǒng)框架如圖1所示。

圖1 系統(tǒng)整體框架

1553B 通信板既作為遠(yuǎn)程終端RT 接收總線控制器（飛控計(jì)算機(jī)）發(fā)送過來的指令和計(jì)算機(jī)遙測字，同時(shí)作為總線監(jiān)視器MT，監(jiān)測1553B 總線傳輸?shù)乃袛?shù)據(jù)［6］，及時(shí)將故障設(shè)備信息反饋至飛控計(jì)算機(jī)并對通信關(guān)鍵參數(shù)信息進(jìn)行記錄。模擬量板設(shè)計(jì)兩級模擬信號通道選擇拓?fù)浣Y(jié)構(gòu)，通過循環(huán)切換模擬開關(guān)，實(shí)現(xiàn)55 路模擬信號的隔離采集，通過主控板控制信號實(shí)現(xiàn)模擬信號采樣率的控制。電源板通過使用高可靠性器件HSFC28-461 以及DC/DC 轉(zhuǎn)換模塊HSDF28S5 對外部輸入的28V 電壓進(jìn)行濾波后轉(zhuǎn)換為系統(tǒng)所需要的5V 電壓，有效保障了系統(tǒng)供電的穩(wěn)定性。雙FLASH 存儲板存儲容量分別為8G 和32G，用于并行存儲混合編幀數(shù)據(jù)以及LVDS 高速圖像數(shù)據(jù)［7］，兩者單獨(dú)放置于抗高過載沖擊的保護(hù)倉內(nèi)，有效保障試射試驗(yàn)中落地時(shí)存儲芯片的安全。

主控板為系統(tǒng)的核心，與其他板卡相連，接收多通道模擬量、PCM 碼流、LVDS 和1553B 總線數(shù)據(jù)，實(shí)現(xiàn)了數(shù)據(jù)綜合功能及千兆以太網(wǎng)設(shè)備回讀監(jiān)測功能，主控板框架如圖2所示。

圖2 主控板框架

3 接口電路設(shè)計(jì)

3.1 1553B通信熱備份

1553B 總線是一種高實(shí)時(shí)性、可靠性的通信方式，1553B 通信板采用雙通道（總線A 和總線B）冗余設(shè)計(jì)，1553B 總線通過在兩個(gè)通道間自動(dòng)切換來獲得冗余容錯(cuò)能力和故障隔離，有效保障了在惡劣環(huán)境下數(shù)據(jù)傳輸?shù)目煽啃裕?］。

為滿足電纜長度需求，兩個(gè)通道均采用變壓器耦合方式與總線電纜進(jìn)行連接，選用BT2726A且匝數(shù)比為1：1.79，通過阻值等于總線電纜特征阻抗的電阻與耦合變壓器相連，以確保傳輸線不匹配造成的反射最小，同時(shí)避免變壓器出現(xiàn)短路故障損壞總線系統(tǒng)。變壓器耦合與直接耦合相比，具有更好的電氣隔離、阻抗匹配和較高的噪聲抑制性能，電氣隔離避免了1553B 板因自身故障或者短截線阻抗失配對主總線的影響，1553B 熱備份硬件設(shè)計(jì)如圖3所示。

圖3 1553B熱備份硬件電路原理

設(shè)備上電以后默認(rèn)采用A 通道傳輸數(shù)據(jù)，B 通道作為備用組成1553B 總線通信板的熱備份結(jié)構(gòu)，當(dāng)A 總線出現(xiàn)故障時(shí)由1553B 總線控制芯片切換至B 總線且不影響總線通信，選用B61580S3 作為1553B 控制芯片，該芯片內(nèi)部集成半雙工編碼解碼器，包含完整的1553B 總線控制協(xié)議，可實(shí)現(xiàn)遠(yuǎn)程終端和監(jiān)控終端模式。

3.2 模擬信號采集

針對8路20kHz、9路5.12kHz、38路40Hz，共55路模擬信號采集的需求，使用模擬開關(guān)設(shè)計(jì)了兩級模擬信號通道選擇拓?fù)浣Y(jié)構(gòu)［9］。

模擬開關(guān)型號選用ADG706，該芯片單片具有16 通道，開關(guān)時(shí)間為40ns、導(dǎo)通阻抗僅為5Ω，完全滿足對模擬信號質(zhì)量、通道數(shù)以及采樣頻率的要求。分別選用5 個(gè)、1 個(gè)16 路模擬開關(guān)作為前、后級模擬開關(guān)，通過對ADG706 芯片4 位地址信號A0～A3 及1 位使能信號的配置可實(shí)現(xiàn)模擬型號16路到1 路的選通，最大可實(shí)現(xiàn)16×5=80 路模擬通道的選擇切換。模擬信號經(jīng)調(diào)理濾波、兩級模擬開關(guān)、運(yùn)放隔離后傳遞至位于主控板的ADC 轉(zhuǎn)換芯片，模擬量板框架如圖4所示。

圖4 模擬量板框架

AD 芯片選型為AD7667，是一個(gè)16 位的逐次逼近型模數(shù)轉(zhuǎn)換器，最高速率1MSPS，具有低功耗、速度高等優(yōu)點(diǎn)。由于該芯片模擬電壓采集范圍為0～2.5V，而模擬信號輸入電壓范圍為0～5V，故在調(diào)理濾波部分采用兩個(gè)1MΩ電阻進(jìn)行1/2 分壓處理。同時(shí)，大阻值輸出電阻提高了模擬量板的電壓采集能力。此外，利用RC低通濾波電路，過濾信號中的高頻分量；在緩沖隔離部分，利用電壓跟隨器輸入阻抗無限大的特點(diǎn)，為采樣信號提供緩沖，避免了后級電路因輸入阻抗較小產(chǎn)生的信號損耗，同時(shí)隔離采樣電路對前級電路的影響；二次隔離部分仍然使用電壓跟隨器隔離AD7667 模數(shù)轉(zhuǎn)換芯片對前級電路的影響，進(jìn)而提升采樣電路的穩(wěn)定性。

3.3 LVDS隔離接收

LVDS 信號隔離采集電路原理如圖5 所示，為防止惡劣環(huán)境中的外部接口因靜電放電、浪涌等外部因素所帶來的影響，在LVDS 接口處設(shè)置隔離緩沖器ADN4651，當(dāng)傳輸空閑時(shí)AND4651 的故障安全機(jī)制可拉高輸出，確保DE_OUT=0，從而無法建立連接，增強(qiáng)了LVDS 接收電路安全性、抗擾能力。差分輸入前端并聯(lián)100Ω的電阻可在不影響信號完整性的基礎(chǔ)上有效降低干擾，進(jìn)而避免對后續(xù)電路的影響。

圖5 LVDS信號隔離采集電路原理

采用MAX9218解串芯片設(shè)計(jì)LVDS接收電路，該芯片通過時(shí)鐘恢復(fù)技術(shù)，將差分串行數(shù)據(jù)恢復(fù)為18 位并行的RGB_OUT 信號，最大支持700Mb/s 傳輸速率，滿足LVDS所需最大200Mb/s的傳輸速率。

4 系統(tǒng)軟件設(shè)計(jì)

4.1 1553B雙通道監(jiān)測邏輯設(shè)計(jì)

1553B 總線采用指令/響應(yīng)型通信協(xié)議，具有3種類型的終端分別是總線控制器（BC）、遠(yuǎn)程終端（RT）、總線監(jiān)控器（BM），其網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)為總線型網(wǎng)絡(luò)，采用雙余度方式具有A、B 兩個(gè)數(shù)據(jù)通道，如圖6所示。

圖6 1553B網(wǎng)絡(luò)拓?fù)鋱D

BC負(fù)責(zé)網(wǎng)絡(luò)上信息的控制與調(diào)度，RT響應(yīng)BC的命令并進(jìn)行數(shù)據(jù)傳輸，BM 監(jiān)聽總線上所有的數(shù)據(jù)且不參與數(shù)據(jù)傳輸，總線默認(rèn)使用通道A傳輸數(shù)據(jù)，當(dāng)BC發(fā)現(xiàn)消息錯(cuò)誤時(shí)會(huì)發(fā)起通道切換命令，并在備份通道上再次發(fā)送該消息。

1553B 模塊不僅要作為總線監(jiān)視器MT 實(shí)時(shí)監(jiān)測A、B兩條總線上所有數(shù)據(jù)，同時(shí)還作為遠(yuǎn)程終端RT 接收總線指令并進(jìn)行消息應(yīng)答、上報(bào)故障信息，因此將1553B 協(xié)議控制芯片B61580S3 配置為RT/MT 工作模式［10］。該模式下，RT 地址設(shè)置為18，實(shí)現(xiàn)RT 功能，同時(shí)作為MT 監(jiān)測A、B 通道上所有BC與RT間的交互信息，監(jiān)測到故障后，對故障信息進(jìn)行解析與記錄，待BC發(fā)起上報(bào)命令后，將解析數(shù)據(jù)上報(bào)到BC，監(jiān)測流程如圖7所示。

圖7 1553B監(jiān)測流程

4.2 并行分時(shí)編幀邏輯設(shè)計(jì)

編幀時(shí)，若僅考慮低速數(shù)據(jù)則會(huì)使高速數(shù)據(jù)溢出，導(dǎo)致數(shù)據(jù)的丟失與錯(cuò)亂；若僅考慮高速數(shù)據(jù)，則會(huì)造成嚴(yán)重的帶寬浪費(fèi)，導(dǎo)致幀結(jié)構(gòu)中填充大量無效數(shù)。為了同時(shí)存儲高至200Mbps 及低至0.32kbps 的大速率差數(shù)據(jù)，兼顧速度與資源利用率，設(shè)計(jì)分時(shí)并行相結(jié)合的編幀策略。

將高速LVDS2 數(shù)據(jù)與低速數(shù)據(jù)分離并行編幀，對多通道低速數(shù)據(jù)設(shè)計(jì)異步FIFO 進(jìn)行緩存并按照幀結(jié)構(gòu)表分時(shí)編幀。通過此方法，在保障高速數(shù)據(jù)完整編幀的情況下，有效提高了低速數(shù)據(jù)幀中有效數(shù)據(jù)的占比，下面著重介紹分時(shí)編幀的方法。

為實(shí)現(xiàn)多通道、高復(fù)雜度數(shù)據(jù)綜合功能，設(shè)計(jì)子幀、副幀邏輯，全幀數(shù)據(jù)矩陣由125 個(gè)子幀（行）及200 個(gè)副幀（列）組成，全幀速率為50 幀/s，數(shù)據(jù)點(diǎn)位寬為8 位，編碼速率可達(dá)：50*125*200*8=10Mbps。子幀以1 個(gè)字節(jié)的行計(jì)數(shù)及固定占2 個(gè)字節(jié)的EB 90 標(biāo)志結(jié)尾，全幀則以最后一行的后3字節(jié)幀計(jì)數(shù)及固定占2字節(jié)的14 6F 標(biāo)志結(jié)尾。幀內(nèi)以EE 作為數(shù)據(jù)段無效數(shù)，在數(shù)據(jù)空缺或不足時(shí)自動(dòng)填充；以CC作為填充數(shù)，充當(dāng)兩種數(shù)據(jù)間的分隔，每種數(shù)據(jù)在最后一行均有結(jié)束標(biāo)志如ADAD、AAAA、3A3A 等用以區(qū)分?jǐn)?shù)據(jù)種類；最后，在特定位置對指令參數(shù)、工作狀態(tài)參數(shù)進(jìn)行記錄，幀結(jié)構(gòu)表如表1所示。

表1 幀結(jié)構(gòu)表

編幀開始前，將多通道數(shù)據(jù)緩存在異步FIFO內(nèi)等待讀取，根據(jù)幀結(jié)構(gòu)中要求的數(shù)據(jù)量設(shè)置相應(yīng)FIFO 邏輯空的閾值，異步FIFO 的引入不僅解決了數(shù)據(jù)緩存問題，同時(shí)解決了多通道數(shù)據(jù)的跨時(shí)鐘域問題。

編幀開始后按照幀結(jié)構(gòu)表順序輪詢各FIFO 內(nèi)數(shù)據(jù)［11］，若非空則讀FIFO 進(jìn)行編幀，若數(shù)據(jù)不足則在該子幀區(qū)段全部填充無效數(shù)EE，直到對應(yīng)FIFO內(nèi)數(shù)據(jù)準(zhǔn)備充分，混合編幀流程如圖8所示。

圖8 混合編幀流程

4.3 FLASH存儲/監(jiān)測邏輯設(shè)計(jì)

在試驗(yàn)的不同環(huán)節(jié)，地面監(jiān)控臺會(huì)下發(fā)數(shù)據(jù)監(jiān)測、數(shù)據(jù)回讀指令，系統(tǒng)則需要根據(jù)指令的不同切換數(shù)據(jù)通道及功能，進(jìn)而實(shí)現(xiàn)多通道數(shù)據(jù)的實(shí)時(shí)監(jiān)測與零誤碼率存儲功能的無縫切換。

本設(shè)計(jì)使用三級異步FIFO緩沖結(jié)構(gòu)［12］，如圖9所示，單個(gè)FIFO 容量為16K 字節(jié)，在解決跨時(shí)鐘域問題的同時(shí)又防止了數(shù)據(jù)溢出。

圖9 FLASH存儲/監(jiān)測框圖

第1 級為FIFO_1～FIFO_4，跨時(shí)鐘域緩存LVDS2 回波數(shù)據(jù)及多通道編幀數(shù)據(jù)并根據(jù)監(jiān)測指令將數(shù)據(jù)送入FIFO_3和FIFO_2，直接由FIFO 選擇模塊實(shí)時(shí)上傳至上位機(jī)，或根據(jù)記錄指令將數(shù)據(jù)送入FIFO_1 和FIFO_4，編碼后分別存入8G、32G FLASH 存儲芯片。待監(jiān)控臺下發(fā)數(shù)據(jù)回讀指令后，讀FLASH 數(shù)據(jù)至第2 級緩沖FIFO_5 和FIFO_6進(jìn)行數(shù)據(jù)糾錯(cuò)，完成后進(jìn)入第3 級緩沖FIFO_7 和FIFO_8，最后經(jīng)由FIFO選擇模塊回讀至上位機(jī)。

由于NAND FLASH 工藝結(jié)構(gòu)局限性，數(shù)據(jù)在存儲過程中存在小概率的位翻轉(zhuǎn)問題，采用基于漢明碼的ECC 糾錯(cuò)方案［13］可解決此問題。

每組Hamming 校驗(yàn)碼能夠?qū)崿F(xiàn)1bit 糾錯(cuò)和2bit 檢錯(cuò)，具有便于硬件實(shí)現(xiàn)，計(jì)算速度快，實(shí)時(shí)性高等優(yōu)點(diǎn)。

編碼模塊單次將256bit 數(shù)據(jù)作為8 列*64 行數(shù)據(jù)矩陣進(jìn)行處理，采用2 log264 =12bit 行編碼及2 log28 = 6bit 列編碼對該矩陣進(jìn)行處理，實(shí)現(xiàn)對256bit數(shù)據(jù)的1 bit糾錯(cuò)和2 bit檢錯(cuò)，故對于FLASH每頁8192bit 數(shù)據(jù)，可提供128bit 糾錯(cuò)能力以及256bit 檢錯(cuò)能力，有效保障了數(shù)據(jù)可靠性。漢明碼編碼［14］數(shù)學(xué)表達(dá)形式如下：

cp0～cp5為列校驗(yàn)碼，由64bit的所有對應(yīng)位通過異或運(yùn)算產(chǎn)生，rp0～rp11為行校驗(yàn)碼，

數(shù)據(jù)寫入FLASH 時(shí)進(jìn)行第一次編碼，讀出時(shí)根據(jù)讀出的數(shù)據(jù)進(jìn)行第二次編碼得到rp'、cp'，解碼模塊分別將前兩次編碼值rp 和rp'、cp 和cp'進(jìn)行異或運(yùn)算得到rp_xor、cp_xor，根據(jù)運(yùn)算結(jié)果進(jìn)行如下判斷：

若rp_xor=0 且cp_xor=0，則FLASH 存儲無位翻轉(zhuǎn)錯(cuò)誤。

若rp_xor 或cp_xor 不為0，則分別統(tǒng)計(jì)rp_xor和cp_xor 中1 的個(gè)數(shù)是否和0 的個(gè)數(shù)相等：相等則表明發(fā)生1 位誤碼，則根據(jù)rp_xor（11）&rp_xor（9）& rp_xor（7）& rp_xor（5）& rp_xor（3）& rp_xor（1）得到誤碼所在數(shù)據(jù)矩陣的列偏移量，根據(jù)cp_xor（5）&cp_xor（3）&cp_xor（1）得到誤碼所在數(shù)據(jù)矩陣的行偏移量，最后通過糾錯(cuò)模塊將錯(cuò)誤位修正；不等則說明發(fā)生多位誤碼且無法糾正。

4.4 可重傳千兆以太網(wǎng)通信邏輯設(shè)計(jì)

千兆網(wǎng)通信模塊采用美滿（Marvell）公司生產(chǎn)的88E1111 系列芯片，負(fù)責(zé)接收并解析上位機(jī)下發(fā)的指令及向上位機(jī)傳輸數(shù)據(jù)，采用便于硬件實(shí)現(xiàn)的UDP 協(xié)議，但UDP 協(xié)議是無連接、不可靠的協(xié)議，為保障傳輸數(shù)據(jù)完整性，可在UDP 傳輸中引入握手、超時(shí)重傳機(jī)制［15］如圖10所示。

圖10 UDP握手、超時(shí)重傳機(jī)制

在上位機(jī)發(fā)送回讀命令前，首先發(fā)送ARP 請求，設(shè)備回應(yīng)該請求，發(fā)送自身MAC 地址到上位機(jī)，之后進(jìn)行數(shù)據(jù)上傳，連續(xù)發(fā)送4MB 數(shù)據(jù)后等待上位機(jī)命令，此時(shí)上位機(jī)若收到4MB 數(shù)據(jù)則發(fā)送握手命令進(jìn)行下一次4MB 數(shù)據(jù)上傳，若超時(shí)未收到4MB 數(shù)據(jù)則發(fā)送重傳命令，設(shè)備重新傳輸上一次4MB 數(shù)據(jù)。經(jīng)驗(yàn)證，通過UDP 握手、重傳機(jī)制可成功解決常規(guī)UDP 傳輸過程中的丟包問題，實(shí)現(xiàn)可靠的數(shù)據(jù)回讀。

5 測試結(jié)果與分析

數(shù)據(jù)監(jiān)測存儲系統(tǒng)實(shí)物及測試臺如圖11 所示，為測試該系統(tǒng)工作可靠性，測試臺通過測試電纜與設(shè)備相連，模擬多路LVDS、PCM、1553B、模擬量信號源；通過千兆以太網(wǎng)接口與設(shè)備相連，用于數(shù)據(jù)回讀、監(jiān)測；通過編寫專用測試上位機(jī)，對該系統(tǒng)進(jìn)行數(shù)據(jù)及控制信號的下發(fā)、數(shù)據(jù)監(jiān)測、回讀測試。

圖11 實(shí)物及測試臺

數(shù)據(jù)回讀后，使用上位機(jī)數(shù)據(jù)分析功能，首先根據(jù)幀結(jié)構(gòu)數(shù)據(jù)類型結(jié)束標(biāo)志對數(shù)據(jù)進(jìn)行拆分，將原始數(shù)據(jù)1553BM、1553RT、AD采集、LVDS1、PCM1和PCM2 等5 個(gè)數(shù)據(jù)文件，接著分別對各類型數(shù)據(jù)進(jìn)行數(shù)字量分析，根據(jù)測試數(shù)據(jù)中幀計(jì)數(shù)及自加數(shù)的連續(xù)性判斷是否存在誤碼、數(shù)據(jù)丟失等問題，分析結(jié)果顯示數(shù)據(jù)解析成功、無錯(cuò)，上位機(jī)數(shù)據(jù)分析結(jié)果如圖12所示。

圖12 上位機(jī)數(shù)據(jù)分析

查看原始數(shù)據(jù)，部分AD 數(shù)據(jù)采集結(jié)果如圖13所示，采樣點(diǎn)量化精度為8 位，當(dāng)進(jìn)行數(shù)據(jù)分析時(shí)，根據(jù)波道表對每一路模擬量進(jìn)行提取。

圖13 原始數(shù)據(jù)中部分AD數(shù)據(jù)

LVDS、PCM、1553B測試數(shù)據(jù)均為帶有幀計(jì)數(shù)、幀尾的自加數(shù)。如圖14所示，以部分LVDS數(shù)據(jù)為例，有效數(shù)據(jù)由512字節(jié)的自加數(shù)、2字節(jié)幀尾、4字節(jié)幀計(jì)數(shù)組成，EE EE 為填充的無效數(shù)，當(dāng)進(jìn)行數(shù)據(jù)分析時(shí)，上位機(jī)對其進(jìn)行剔除。不同數(shù)據(jù)間以CCCC 作為分隔，在副幀最后一行設(shè)有LVDS 數(shù)據(jù)結(jié)束標(biāo)志3B3B。

圖14 原始數(shù)據(jù)中部分LVDS數(shù)據(jù)

為測試本設(shè)備在極端溫度環(huán)境下可靠性，進(jìn)行多輪-40℃～60℃溫循實(shí)驗(yàn)測試其誤碼率，單次溫度保持時(shí)間為30min，測試結(jié)果如表2 所示。為測試在極端振動(dòng)環(huán)境下的可靠性，進(jìn)行X、Y、Z三個(gè)方向振動(dòng)實(shí)驗(yàn)測試其誤碼率，每個(gè)方向的振幅為0.15mm，振動(dòng)頻率為50Hz，振動(dòng)加速度為0.75G，測試結(jié)果如表3所示。

表2 溫循實(shí)驗(yàn)測試結(jié)果

表3 振動(dòng)實(shí)驗(yàn)測試結(jié)果

通過多次高低溫循環(huán)測試、振動(dòng)實(shí)驗(yàn)、數(shù)據(jù)監(jiān)測、存儲測試，使用上位機(jī)對回讀數(shù)據(jù)進(jìn)行分析，結(jié)果表明本設(shè)備在-40℃～60℃溫度環(huán)境下數(shù)據(jù)存儲無誤碼，具有良好溫度適應(yīng)性。

6 結(jié)語

本文針對傳統(tǒng)數(shù)據(jù)記錄設(shè)備通道數(shù)少、缺少實(shí)時(shí)通信、總線監(jiān)控能力的問題，設(shè)計(jì)了基于FPGA的高可靠性飛行器數(shù)據(jù)監(jiān)測存儲系統(tǒng)，實(shí)現(xiàn)了對多通道、高復(fù)雜度數(shù)據(jù)、的監(jiān)測、存儲功能及1553B 總線通信功能，通過硬、軟件設(shè)計(jì)提高了系統(tǒng)可靠性。經(jīng)驗(yàn)證，該系統(tǒng)能夠適應(yīng)復(fù)雜惡劣的飛行器數(shù)據(jù)監(jiān)測、存儲應(yīng)用場景，具有較大工程應(yīng)用價(jià)值。