Chiplet 封裝用有機(jī)基板的信號(hào)完整性設(shè)計(jì)

湯文學(xué)，孫瑩，周立彥

（1.中科芯集成電路有限公司，江蘇無(wú)錫 214072；2.無(wú)錫中微高科電子有限公司，江蘇無(wú)錫 214035）

0 引言

摩爾定律在設(shè)計(jì)、制造、封裝3 個(gè)維度上推動(dòng)著集成電路行業(yè)發(fā)展。隨著硅工藝節(jié)點(diǎn)的逐代升級(jí)，每平方毫米的晶體管數(shù)量從1.8 萬(wàn)個(gè)增加到5 000 萬(wàn)個(gè)，芯片功能也從單純的數(shù)字邏輯擴(kuò)展到集數(shù)模轉(zhuǎn)換、FPGA、存儲(chǔ)器件、高速接口于一體，這一進(jìn)程推動(dòng)了片上系統(tǒng)（SoC）的產(chǎn)生，從而將電子信息系統(tǒng)的發(fā)展推向了新的高度[1]。

隨著SoC 的發(fā)展，其高復(fù)雜度、長(zhǎng)周期、低良率的特點(diǎn)導(dǎo)致制程微縮的研發(fā)投入和加工成本急劇攀升。為了解決這些問(wèn)題，將不同功能的模塊從大規(guī)模單芯片上解耦成為新的發(fā)展方向。通過(guò)將多個(gè)單功能或多功能的IP 核芯片化，再通過(guò)中后道技術(shù)對(duì)其進(jìn)行復(fù)用和集成，形成1 個(gè)完整的系統(tǒng)，即芯粒（Chiplet）架構(gòu)技術(shù)[2-4]。相較于傳統(tǒng)的SoC 技術(shù)，Chiplet 架構(gòu)技術(shù)的各計(jì)算單元和接口可以選擇不同的工藝制程，以滿足不同器件的異構(gòu)集成需求。由于單顆Chiplet 的面積小，其制造過(guò)程中的良率得以提升，可以降低制造成本。同一款Chiplet 可以在不同產(chǎn)品中重復(fù)應(yīng)用，不同款Chiplet 可以根據(jù)市場(chǎng)需求靈活組合，以縮短產(chǎn)品上市時(shí)間。2022 年初，Intel 等發(fā)布了UCIe 標(biāo)準(zhǔn)[5-7]，該標(biāo)準(zhǔn)對(duì)Chiplet 協(xié)議層、芯片間適配、物理層、接口等內(nèi)容進(jìn)行了規(guī)范性描述，并更新了時(shí)鐘結(jié)構(gòu)、功率噪聲、電源效率等內(nèi)容。2022 年12 月，由國(guó)內(nèi)集成電路領(lǐng)域的相關(guān)企業(yè)和專家制定的《小芯片接口總線技術(shù)要求》團(tuán)體標(biāo)準(zhǔn)發(fā)布。2023 年初，中國(guó)Chiplet 產(chǎn)業(yè)聯(lián)盟牽頭發(fā)布《芯?；ヂ?lián)接口標(biāo)準(zhǔn)》。在中美貿(mào)易摩擦升級(jí)、技術(shù)制裁加劇的背景下，國(guó)內(nèi)正不斷研究UCIe 的兼容和替代方案，以不斷提升自身的技術(shù)實(shí)力和競(jìng)爭(zhēng)力。

本文圍繞UCIe 中關(guān)于電氣物理層的相關(guān)內(nèi)容，對(duì)不同封裝類型和互連通道的電氣指標(biāo)進(jìn)行解讀，并結(jié)合有機(jī)基板工藝，從設(shè)計(jì)和仿真的角度探討了應(yīng)對(duì)Chiplet 互連的標(biāo)準(zhǔn)封裝方案的技術(shù)可行性，有助于推動(dòng)國(guó)內(nèi)芯粒互連集成技術(shù)的發(fā)展。

1 Chiplet 封裝方案及模型

1.1 典型Chiplet 封裝方案

按照封裝結(jié)構(gòu)，系統(tǒng)集成技術(shù)可分為2D、2.5D 和3D 封裝；按照封裝材料，基板可分為硅基板和有機(jī)基板；在UCIe 中，Chiplet 封裝方案分為先進(jìn)封裝方案和標(biāo)準(zhǔn)封裝方案。

在UCIe 中，采用先進(jìn)封裝方案的模塊被稱為先進(jìn)封裝模塊，1 個(gè)先進(jìn)封裝模塊應(yīng)當(dāng)包含1 對(duì)時(shí)鐘，64 個(gè)單端數(shù)據(jù)通道（用于發(fā)送和接收數(shù)據(jù)的有效通道）以及1 個(gè)跟蹤通道[5]。典型的先進(jìn)封裝技術(shù)包括Intel 的嵌入式多芯片互連橋接（EMIB）技術(shù)[8]、臺(tái)積電的CoWoS（Chip on Wafer on Substrate）技術(shù)[9]以及日月光的FOCoS-B（Fan-OutChiponSubstrateBridge）技術(shù)[10]，不同先進(jìn)封裝方案的結(jié)構(gòu)如圖1 所示。以上3 種先進(jìn)封裝技術(shù)的共同特點(diǎn)是采用2.5D 異構(gòu)集成方式，將硅基板埋嵌在有機(jī)基板中以實(shí)現(xiàn)混合使用，利用硅基板實(shí)現(xiàn)高密度、短互連，利用有機(jī)基板完成剩余互連。先進(jìn)封裝方案適用于具備多引腳和高帶寬需求的產(chǎn)品，如高帶寬存儲(chǔ)（HBM）[11]接口，其由1 024 個(gè)I/O 引腳組成，并需要滿足100 GB/s 以上的帶寬要求，其缺點(diǎn)是加工成本很高，難以實(shí)現(xiàn)長(zhǎng)距離互連，在靈活性方面存在不足。

圖1 不同先進(jìn)封裝技術(shù)結(jié)構(gòu)

在UCIe 中，標(biāo)準(zhǔn)封裝方案依托于2D 結(jié)構(gòu)，通過(guò)有機(jī)基板實(shí)現(xiàn)互連，采用標(biāo)準(zhǔn)封裝方案的結(jié)構(gòu)如圖2所示。每個(gè)標(biāo)準(zhǔn)封裝模塊由1 對(duì)時(shí)鐘、16 個(gè)單端數(shù)據(jù)通道以及1 個(gè)跟蹤通道組成。集成Chiplet 的典型標(biāo)準(zhǔn)封裝技術(shù)的代表是AMD 公司提出的IF（Infinity Fabric）技術(shù)[12]，其分布式架構(gòu)由可擴(kuò)展數(shù)據(jù)結(jié)構(gòu)和可擴(kuò)展控制結(jié)構(gòu)組成，已經(jīng)在第一代和第二代的霄龍?zhí)幚砥髦械玫綉?yīng)用。標(biāo)準(zhǔn)封裝方案技術(shù)成熟且成本較低，有機(jī)基板具有較低的介質(zhì)損耗，能夠滿足高頻率、高速、長(zhǎng)距離的信號(hào)傳輸需求，布線靈活度高，適用于各種集成方案。標(biāo)準(zhǔn)封裝方案的主要缺點(diǎn)是互連密度低，導(dǎo)致帶寬受限。

圖2 采用標(biāo)準(zhǔn)封裝方案的結(jié)構(gòu)

1.2 Chiplet 封裝電氣互連驗(yàn)證

在UCIe 中，針對(duì)標(biāo)準(zhǔn)封裝和先進(jìn)封裝方案中的電氣互連通道，采用電壓傳遞函數(shù)（VTF）作為衡量電氣互連通道損耗和串?dāng)_的指標(biāo)。VTF 可以基于發(fā)送端（TX）/接收端（RX）的阻容分量（Rt、Ct、Rr、Cr，Rt為TX 的電阻，Ct為TX 的電容，Rr為RX 的電阻、Cr為RX 的電容）對(duì)無(wú)源通道的微波散射參數(shù)（S 參數(shù)）進(jìn)行轉(zhuǎn)換。相較于使用S 參數(shù)，使用VTF 可以綜合地評(píng)估電氣互連通道的性能。將VTF 損耗定義為L(zhǎng)（f），L（f）為TX 電壓Vr（f）與RX 電壓Vs（f）的比值，單位為dB，其計(jì)算公式為

在直流情形下，將直流耗損定義為L(zhǎng)（0），其與通道寄生電阻Rchannel相關(guān)，L（0）的計(jì)算公式為

將VTF 串?dāng)_定義為XT（f），其為非預(yù)期接收端與發(fā)送端功率比的疊加，XT（f）的計(jì)算公式為

其中，n 為非預(yù)期接收端數(shù)量，Vai（f）為對(duì)應(yīng)非預(yù)期接收端觀測(cè)電壓。

在兩端阻容作用下，VTF 曲線與S 參數(shù)在描述傳輸通道的頻域特性方面存在明顯的不同。因此，在UCIe 中，在16 Gbit/s 的速率下，VTF 損耗需要滿足一定的約束條件，相關(guān)約束條件如表1 所示。

表1 VTF 損耗需滿足的相關(guān)約束條件

市面上暫時(shí)沒(méi)有用于VTF 仿真的專用工具，為進(jìn)一步解讀UCIe 中的指標(biāo)，采用Keysight ADS 仿真工具中的傳輸線模組，通過(guò)交流仿真模塊的轉(zhuǎn)換，對(duì)比3種阻容配置下的VTF 損耗和VTF 串?dāng)_，結(jié)果如圖3所示，同時(shí)比較特定驅(qū)動(dòng)能力下的RX 眼圖。

按照無(wú)錫中微高科電子有限公司的有機(jī)基板設(shè)計(jì)標(biāo)準(zhǔn)進(jìn)行設(shè)計(jì)，使用的介質(zhì)材料的相對(duì)介電常數(shù)DK=3.2、介電損耗角正切DF=0.006，將線寬設(shè)計(jì)為20 μm，以匹配50 Ω 的特征阻抗。與端口匹配的插入損耗相比，VTF 損耗曲線呈現(xiàn)隨頻率和線長(zhǎng)的增加而增大的趨勢(shì)。RX 端接50 Ω 電阻時(shí)，直流損耗偏離0 點(diǎn)，而VTF 損耗呈現(xiàn)與線長(zhǎng)相關(guān)的周期振蕩。在UCIe 中，當(dāng)頻率為0～8 GHz 時(shí)，要求VTF 損耗不侵入Mask 區(qū)域（評(píng)估VTF 損耗是否符合要求的閾值）。從圖3（a）可知，當(dāng)線長(zhǎng)大于25 mm 時(shí)，VTF 損耗會(huì)超出限定范圍。從圖3（b）可知，當(dāng)線距為40 μm 時(shí)，紅色曲線在8 GHz 附近侵入Mask 區(qū)域，此時(shí)常規(guī)的封裝設(shè)計(jì)無(wú)法滿足VTF 串?dāng)_的限定范圍，因此，當(dāng)線寬為20 μm時(shí)，線距應(yīng)大于40 μm，即大于2 倍的線寬。在實(shí)際設(shè)計(jì)中，需要進(jìn)一步確保布線和過(guò)孔的回流效果。通過(guò)使用具有9 mA 等效驅(qū)動(dòng)能力的TX 緩沖器，能夠在50 Ω 端接條件下驅(qū)動(dòng)RX，實(shí)現(xiàn)450 mV 的電壓擺幅。從圖3（c）可知，在40 mV 的眼高約束下，眼寬為55.5 ps（0.89 UI），滿足UCIe 要求。

在無(wú)端接條件下，標(biāo)準(zhǔn)封裝的互連線性能受到寄生電感和RX 電容的影響。從圖3（d）可知，直流損耗為0，在寄生電感與RX 電容共同作用的儲(chǔ)能振蕩下，VTF 損耗在0～8 GHz 甚至更寬的頻段內(nèi)出現(xiàn)大于0的現(xiàn)象，為了避開(kāi)前幾個(gè)VTF 損耗波谷，互連線長(zhǎng)度需要被限制在15 mm 以下。從圖3（e）可知，當(dāng)線距與線寬比為2.5 時(shí)，藍(lán)色曲線侵入Mask 區(qū)域，無(wú)法滿足VTF 串?dāng)_要求，這說(shuō)明反射疊加進(jìn)一步加重了串?dāng)_問(wèn)題。在相同的驅(qū)動(dòng)條件下，眼圖的塌陷和抖動(dòng)變得嚴(yán)重，眼寬僅為40.2 ps（0.64 UI），如圖3（f）所示。

在UCIe 中，先進(jìn)封裝方案要求的通道互連長(zhǎng)度僅為2mm，標(biāo)準(zhǔn)封裝方案要求的通道互連長(zhǎng)度為25 mm，該標(biāo)準(zhǔn)主要考慮到在先進(jìn)工藝條件下，通道互連長(zhǎng)度會(huì)受到50 Ω 阻抗偏離和微小尺寸的寄生效應(yīng)限制。在1.8 μm 線寬工藝中，寄生電阻的量級(jí)達(dá)到了10 Ω/mm。從圖3（g）可知，隨著線長(zhǎng)的增加，VTF 損耗快速增大。在理想模型下，3 mm 的通道互連長(zhǎng)度已超出標(biāo)準(zhǔn)。同時(shí)，線寬變小同樣會(huì)導(dǎo)致VTF 損耗的增大，這成為先進(jìn)封裝方案中提升布線密度與保障傳輸質(zhì)量之間的主要矛盾之一。先進(jìn)封裝方案未配置電阻性端接，較短的通道互連長(zhǎng)度下信號(hào)反射的影響變小，薄介質(zhì)層導(dǎo)致傳輸線與回流平面緊密耦合，線距小于等于2 倍的線寬也可以滿足VTF 串?dāng)_的要求，線距對(duì)VTF 串?dāng)_的影響如圖3（h）所示。從圖3（i）可知，在相同驅(qū)動(dòng)下，線路的寄生電阻導(dǎo)致電平轉(zhuǎn)換邊沿塌陷嚴(yán)重，眼寬為45.9 ps（0.73 UI）。

基于相對(duì)理想的傳輸模型，針對(duì)UCIe 中對(duì)不同封裝方案和阻容配置的約束條件進(jìn)行驗(yàn)證。結(jié)果表明，先進(jìn)封裝（無(wú)端接）和標(biāo)準(zhǔn)封裝（無(wú)端接）方案能夠?qū)崿F(xiàn)更優(yōu)的空間配置，而標(biāo)準(zhǔn)封裝（有端接）方案在常規(guī)端接配置下最大限度地保留了通道性能完整性。在此基礎(chǔ)上，以無(wú)錫中微高科電子有限公司的有機(jī)基板工藝為依托，對(duì)標(biāo)準(zhǔn)封裝方案的布局進(jìn)行設(shè)計(jì)，本團(tuán)隊(duì)進(jìn)一步考慮了實(shí)際布線中過(guò)孔、焊盤、繞線等工藝結(jié)構(gòu)對(duì)通道性能的具體影響，最終目標(biāo)是為了達(dá)到UCIe 的設(shè)計(jì)要求。

2 Chiplet 標(biāo)準(zhǔn)封裝方案設(shè)計(jì)與信號(hào)完整性仿真

本文提出的高密度基板工藝是通過(guò)在覆銅板的兩面實(shí)施電鍍通孔銅柱、介質(zhì)層壓合、表面研磨、圖形化布線的重復(fù)流程，實(shí)現(xiàn)多層布線。有機(jī)基板工藝的最小線寬/線距為20 μm/20 μm，在芯片倒裝區(qū)域，線寬/線距可進(jìn)一步縮小為15 μm/15 μm。高密度基板的層疊結(jié)構(gòu)與高速信號(hào)層的分布如圖4 所示，在最高12 層的布線結(jié)構(gòu)下，為了確保高速信號(hào)的完整性，采用電源/ 地-信號(hào)-電源/ 地的帶狀線布局，將L3/L5/L8/L10 層作為高速信號(hào)的布線層。

圖4 高密度基板的層疊結(jié)構(gòu)與高速信號(hào)層的分布

在UCIe 中，理想的凸點(diǎn)節(jié)距是100～130 μm，以確保所需的互連帶寬密度。制造商可以根據(jù)自身的實(shí)際工藝能力進(jìn)行調(diào)整，聯(lián)華電子股份有限公司采用了146 μm 的凸點(diǎn)節(jié)距。本團(tuán)隊(duì)在有機(jī)基板設(shè)計(jì)過(guò)程中，遵循加工規(guī)范要求的節(jié)距（150 μm），根據(jù)UCIe 要求的凸點(diǎn)布局方式，計(jì)算出垂直互連引線方向上單個(gè)TX/RX 模塊的邊緣寬度為612.6 μm。若在單層上實(shí)現(xiàn)20 個(gè)通道（含時(shí)鐘、有效信號(hào)、跟蹤信號(hào)）的布線，通道的平均寬度僅為30.6 μm，因此，在芯片的倒裝區(qū)域?qū)崿F(xiàn)合理的布線設(shè)計(jì)非常困難。采用雙層布線通道的設(shè)計(jì)，通道的平均寬度增加為61.3 μm，有助于實(shí)現(xiàn)合理的布線設(shè)計(jì)。

參照AMD 公司IF 技術(shù)的分布式架構(gòu)設(shè)計(jì)，采用單邊雙Chiplet 的布局，主Chiplet 的尺寸為28 mm×15 mm，主Chiplet 周圍分布8 個(gè)小Chiplet，每個(gè)尺寸為10 mm×7.5 mm。TX/RX 接口被有序地排列在小Chiplet 的中央?yún)^(qū)域和主Chiplet 的長(zhǎng)邊邊緣位置，這些接口通過(guò)4 層走線實(shí)現(xiàn)了全通道的互連。將常規(guī)區(qū)域的線寬/ 線距設(shè)置為20 μm/40 μm，其中近端Chiplet 的前、后排信號(hào)分別在L3、L5 層進(jìn)行布線設(shè)計(jì)，信號(hào)線長(zhǎng)約為10 mm；遠(yuǎn)端Chiplet 的前、后排信號(hào)分別在L8、L10 層進(jìn)行布線設(shè)計(jì)，信號(hào)線長(zhǎng)約為25 mm。實(shí)際的互連密度為每毫米60 個(gè)通道。在單通道數(shù)據(jù)傳輸速率為32 GT/s 的條件下，每毫米的帶寬達(dá)到了240 GB/s，該設(shè)計(jì)滿足UCIe 的帶寬要求。Chiplet 集成布局模型如圖5 所示。

圖5 Chiplet 集成布局模型

采用高頻電磁仿真工具Ansys HFSS 對(duì)互連模型中的無(wú)源通道進(jìn)行模擬和分析。使用Ansys HFSS 的時(shí)域反射阻抗（TDR）分析功能對(duì)常規(guī)走線（Global）區(qū)域的特性阻抗進(jìn)行測(cè)量，走線區(qū)域的特征阻抗為50～52 Ω，其與預(yù)期設(shè)計(jì)相符。在Chiplet 倒裝區(qū)域，由于線寬變小并且通孔對(duì)應(yīng)位置的回流平面被挖空，導(dǎo)致局部的特征阻抗偏高，基板互連的結(jié)構(gòu)模型與TDR仿真曲線如圖6 所示。

圖6 基板互連結(jié)構(gòu)模型與TDR 仿真曲線

使用Ansys HFSS 提取了S 參數(shù)，將其轉(zhuǎn)換為VTF。近端Chiplet（互連線長(zhǎng)為10 mm）和遠(yuǎn)端Chiplet（互連線長(zhǎng)為25 mm）的VTF 損耗如圖7（a）所示。當(dāng)頻率為8 GHz 時(shí)，近端Chiplet 的VTF 損耗為－4.94 dB，遠(yuǎn)端Chiplet 的VTF 損耗為－5.56 dB，均符合UCIe 要求。兩者之間的差異主要來(lái)源于兩端阻容負(fù)載產(chǎn)生的反射振蕩。盡管倒裝區(qū)域的局部阻抗有所突變，但其對(duì)整體性能的影響相對(duì)有限。近端Chiplet 和遠(yuǎn)端Chiplet 的VTF 串?dāng)_如圖7（b）所示，當(dāng)頻率為8 GHz時(shí)，近端Chiplet 的VTF 串?dāng)_為－30.16 dB，遠(yuǎn)端Chiplet 的VTF 串?dāng)_為－26.12 dB。產(chǎn)生串?dāng)_的主要原因?yàn)楫?dāng)參考地平面回流能力不足時(shí)，鄰近信號(hào)之間的能量發(fā)生耦合。在長(zhǎng)距離布線中，需要特別注意減小信號(hào)線之間的耦合強(qiáng)度，以降低潛在的串?dāng)_。得益于RX 良好的端接匹配，兩種長(zhǎng)度的互連線在9 mA 的TX 驅(qū)動(dòng)下都能得到良好的信號(hào)質(zhì)量。圖7（c）（d）為近端Chiplet 和遠(yuǎn)端Chiplet 的眼圖，近端Chiplet 的眼寬為53.1 ps（0.85 UI），遠(yuǎn)端Chiplet 的眼寬為52.6 ps（0.84 UI），這說(shuō)明線長(zhǎng)差異導(dǎo)致的信號(hào)邊沿退化及串?dāng)_對(duì)眼圖抖動(dòng)的影響有限。在缺少特定電源噪聲模型的情況下，本文未針對(duì)基板的同步開(kāi)關(guān)噪聲進(jìn)行建?；蚍治觯靡嬗谟袡C(jī)基板的空間布局靈活性，信號(hào)通道在合理的端接配置下可以滿足UCIe 的設(shè)計(jì)要求，這一結(jié)果有望為Chiplet 應(yīng)用提供重要的設(shè)計(jì)和加工支持。

圖7 Chiplet 集成模型的VTF 損耗和眼圖

3 結(jié)論

本文基于國(guó)內(nèi)有機(jī)基板工藝，完成了Chiplet 的標(biāo)準(zhǔn)封裝布局設(shè)計(jì)，并對(duì)信號(hào)完整性進(jìn)行了仿真分析。結(jié)果表明，該設(shè)計(jì)在單通道傳輸速率為32 GT/s 的條件下，可實(shí)現(xiàn)每毫米240 GB/s 的邊緣帶寬密度。同時(shí)，近端Chiplet 和遠(yuǎn)端Chiplet 的VTF 損耗與VTF 串?dāng)_及眼寬均滿足UCIe 的設(shè)計(jì)要求。本文對(duì)VTF 指標(biāo)的仿真方法進(jìn)行了確認(rèn)，并深入研究了國(guó)內(nèi)有機(jī)基板在Chiplet 應(yīng)用方面的設(shè)計(jì)加工潛力，證明國(guó)內(nèi)有機(jī)基板在Chiplet 應(yīng)用方面具有良好的前景，為推動(dòng)Chiplet通用協(xié)議的國(guó)產(chǎn)應(yīng)用轉(zhuǎn)化提供了有價(jià)值的參考。有機(jī)基板的尺寸所導(dǎo)致的延遲和能效問(wèn)題仍然是其相對(duì)短板，因此需要與上下游單位進(jìn)行更深入的合作與探討，以尋求解決方案。