應(yīng)答器讀寫(xiě)裝置數(shù)據(jù)流解碼單元的方案設(shè)計(jì)

梁嘉藝，范俊成

（浙江紡織服裝職業(yè)技術(shù)學(xué)院機(jī)電與軌道交通學(xué)院，浙江寧波）

應(yīng)答器是一種用于地面向列車傳輸信息的點(diǎn)式設(shè)備，分為有源和無(wú)源2 種[1]。隨著高鐵建設(shè)的快速發(fā)展，應(yīng)答器在列控系統(tǒng)中被廣泛使用。結(jié)合應(yīng)答器設(shè)備現(xiàn)場(chǎng)維護(hù)的需求，應(yīng)答器報(bào)文讀寫(xiě)工具是現(xiàn)場(chǎng)維護(hù)必不可少的設(shè)備。本文提供一種利用基于FPGA 的解碼串口數(shù)據(jù)信號(hào)的電路單元及檢測(cè)串口數(shù)據(jù)流的方案設(shè)計(jì)，應(yīng)用該設(shè)計(jì)解碼串口數(shù)據(jù)，能夠更快速、更精確，且使用簡(jiǎn)單，方便攜帶，彌補(bǔ)了目前應(yīng)答器讀寫(xiě)裝置無(wú)法判定LEU 工況的功能缺失。

1 現(xiàn)有應(yīng)答器讀寫(xiě)裝置方案分析

1.1 現(xiàn)有應(yīng)答器讀寫(xiě)裝置方案

目前在用的應(yīng)答器讀寫(xiě)裝置主要由電源單元、信號(hào)處理單元、核心處理單元、數(shù)字處理單元，顯示單元等組成，如圖1 所示。該裝置可以對(duì)無(wú)源應(yīng)答器和有源應(yīng)答器進(jìn)行報(bào)文的讀寫(xiě)及分析，讀取的報(bào)文即時(shí)顯示在液晶屏幕上，具有讀取記錄查看功能，功耗低，具備待機(jī)休眠功能[2]。

圖1 應(yīng)答器讀寫(xiě)裝置組成框圖

1.2 現(xiàn)有方案存在的問(wèn)題

在TCC 與LEU 之間的命令傳遞中，傳輸距離短、傳輸數(shù)據(jù)量少、傳輸頻率快，且呈現(xiàn)周期性，因此實(shí)際應(yīng)用中最常采用異步串行通信協(xié)議，根據(jù)不同傳輸距離及可靠性需求，選擇RS232、RS422 以及RS485 等串行通信[3]。目前應(yīng)答器讀寫(xiě)裝置可以對(duì)現(xiàn)場(chǎng)的無(wú)源應(yīng)答器及有源應(yīng)答器進(jìn)行報(bào)文的讀寫(xiě)操作，但無(wú)法對(duì)TCC 與LEU 間的串口通信數(shù)據(jù)進(jìn)行監(jiān)測(cè)，即無(wú)法對(duì)串口數(shù)據(jù)進(jìn)行解碼[4]。

由于每條鐵路線路使用的TCC 所屬生產(chǎn)廠家不盡相同，TCC 與LEU 的串口會(huì)出現(xiàn)多種形式（RS485、RS232 等），并且大多情況下無(wú)法獲得通信的波特率，因此在對(duì)該串口進(jìn)行數(shù)據(jù)解碼時(shí)通常使用示波器反復(fù)采集正負(fù)電平變化圖像，通過(guò)肉眼觀察數(shù)據(jù)波形變化，然后猜測(cè)波特率，進(jìn)而解碼數(shù)據(jù)內(nèi)容。這種方法不僅效率低下、不能保證解碼的準(zhǔn)確性，且示波器不易攜帶、截圖分析等操作繁瑣。

2 應(yīng)答器讀寫(xiě)裝置數(shù)據(jù)流解碼單元設(shè)計(jì)方案

為解決現(xiàn)有方案存在的問(wèn)題，提出了一種利用基于FPGA 的解碼串口數(shù)據(jù)信號(hào)的電路單元及檢測(cè)串口數(shù)據(jù)流的設(shè)計(jì)方案。應(yīng)用該設(shè)計(jì)解碼串口數(shù)據(jù)，能夠更快速、更精確，且使用簡(jiǎn)單，方便攜帶。解碼單元獨(dú)立于應(yīng)答器讀寫(xiě)裝置存在，與讀寫(xiě)裝置之間通過(guò)USB 總線通信，通過(guò)USB 總線可以給解碼單元進(jìn)行供電同時(shí)解碼單元解碼出的數(shù)據(jù)可以通過(guò)USB 總線上傳給應(yīng)答器讀寫(xiě)裝置，并和應(yīng)答器讀寫(xiě)裝置讀到的有源應(yīng)答器的報(bào)文進(jìn)行比對(duì)以此判斷出LEU 工況。應(yīng)答器讀寫(xiě)裝置與其它外部設(shè)備的關(guān)聯(lián)如圖2 所示。

圖2 應(yīng)答器讀寫(xiě)裝置與外部設(shè)備關(guān)聯(lián)

2.1 主解碼芯片的選擇

單片機(jī)、DSP 等嵌入式器件雖然計(jì)算能力強(qiáng)，但是指令周期過(guò)長(zhǎng)，通常都在4 個(gè)時(shí)鐘周期以上，無(wú)法滿足本發(fā)明的檢測(cè)精度。因此選用每1 個(gè)時(shí)鐘周期能夠做出反應(yīng)的FPGA 作為核心運(yùn)算芯片。

FPGA 由于具有并行處理能力，且執(zhí)行效率高，對(duì)時(shí)鐘周期反應(yīng)敏銳的特點(diǎn)，一直被工業(yè)產(chǎn)品廣泛采用。利用FPGA 能夠精確檢測(cè)算出數(shù)據(jù)流的波特率，以此確保解碼的準(zhǔn)確性。本解碼單元中FPGA 芯片采用EP1C3T144C8，該FPGA 是A1tera 公司2003 年9月份推出的，基于1.5v，O.13μm 工藝，Cyclone 是一個(gè)性價(jià)比很高的FPGA 系列。其中EPlC3T144 是Cyclone 系列中的一員，共有2910 邏輯單元，59904RAM bits，1 個(gè)PLLs，最多有104 個(gè)用戶I／O，可以說(shuō)這款FPGA 的資源非常豐富，足夠滿足大型設(shè)計(jì)的需要[5]。

2.2 解碼單元的硬件方案設(shè)計(jì)

設(shè)計(jì)三部分電路：數(shù)據(jù)采集區(qū)域、數(shù)據(jù)輸出區(qū)域、解碼區(qū)域。為搭建上述電路，本設(shè)計(jì)選用主要器件如下：數(shù)據(jù)采集、與輸出接口均采用標(biāo)準(zhǔn)的DB9 接口。解碼區(qū)域中，選用6 個(gè)共陽(yáng)極七段數(shù)碼管，用以顯示波特率；解碼區(qū)域中，采用基于FPGA 主控制電路。圖3示意了本方案三大區(qū)域布局。

圖3 硬件設(shè)計(jì)區(qū)域劃分示意

數(shù)據(jù)采集區(qū)域，三個(gè)端口，均配有按鍵，用于使能檢測(cè)波特率；數(shù)據(jù)輸出區(qū)域，使用USB 串行通信接口。數(shù)據(jù)輸出區(qū)域，配有一個(gè)按鍵，用于使能發(fā)送，將接收到的數(shù)據(jù)不斷發(fā)送給應(yīng)答器讀寫(xiě)裝置；解碼區(qū)域完成波特率檢測(cè)、數(shù)據(jù)接收并存儲(chǔ)、波特率顯示、以及發(fā)送控制等功能。

2.2.1 解碼區(qū)域的電路設(shè)計(jì)

解碼區(qū)域是以FPGA 芯片（EP1C3T144C8）作為主控制單元解碼核心部分，外圍包括了JTAG 電路、電源電路、復(fù)位電路和外圍的數(shù)碼管電路。圖4 為解碼區(qū)域的電路原理框圖。

圖4 解碼區(qū)域的電路原理框圖

電源電路采用LM1085 系列芯片為FPGA 提供穩(wěn)定的電源，通過(guò)與應(yīng)答器讀寫(xiě)裝置通信的USB 通信口獲得DC5V，并將DC5V 轉(zhuǎn)換成DC3.3V 和DC1.5V 給FPGA 供電。復(fù)位電路采用了電源監(jiān)測(cè)芯片MAX809TD，用于監(jiān)測(cè)電源電路中的DC3.3V 的工況，一旦DC3.3V 的供電小于該芯片的閾值（2.8V 左右），該芯片就會(huì)輸出低電平使FPGA 復(fù)位。圖5 為電源電路（輸出DC3.3V）和復(fù)位電路的電路原理。JTAG 模式接口電路與數(shù)碼管電路為通用常規(guī)電路，在此不進(jìn)行贅述。

圖5 電源電路和復(fù)位電路原理

2.2.2 輸出區(qū)域的電路設(shè)計(jì)

圖6 為FPGA 與USB 控制芯片的連接，USB 控制芯片選用Cypress 公司的CY7C68013。USB_Ready 為USB 芯片狀態(tài)標(biāo)志，低電平有效；FPGA_Ready 為FPGA 芯片狀態(tài)標(biāo)志，低電平有效；USB_Clk 為USB 向FPGA 傳送指令的指令時(shí)鐘，USB_Data 為USB 傳送給FPGA 的控制指令；FD[15:0]為USB 與FPGA 交互的數(shù)據(jù)。

圖6 FPGA 與USB 控制芯片的連接

2.2.3 采集區(qū)域的電路設(shè)計(jì)

采集區(qū)域均為異步串行通信，三個(gè)串行口總線形式分別為RS232、RS485 及RS422，由于本解碼單元知識(shí)接收TCC 發(fā)送給LEU 的串行數(shù)據(jù)，因此電路設(shè)計(jì)時(shí)只進(jìn)行了接收電路的設(shè)計(jì)，圖7 為RS485 總線的接收電路。接收采用了ADuM1201(SO8)芯片進(jìn)行隔離設(shè)計(jì)以防止外部干擾對(duì)總線的影響。通信電平轉(zhuǎn)換芯片采用了MAX485ESA(SO8)，將差分信號(hào)轉(zhuǎn)換為單端信號(hào)輸入FPGA。其它兩種總線電路與RS485 總線的設(shè)計(jì)思想相同，在此不再進(jìn)行贅述。

圖7 RS485 總線的接收電路

2.3 解碼單元解碼的具體實(shí)施方式

將被采集數(shù)據(jù)連接到采集區(qū)域的某一端口，以RS485 端口為例，電路板上電后，數(shù)據(jù)流通過(guò)采集區(qū)域的RS485 端口進(jìn)入解碼單元。按下RS485 端口對(duì)應(yīng)的按鍵，采集區(qū)域?qū)S485 差分信號(hào)解碼為串行數(shù)據(jù)，發(fā)送至解碼區(qū)域的FPGA。FPGA 從接收到第一個(gè)位數(shù)據(jù)開(kāi)始計(jì)時(shí)，得到串行數(shù)據(jù)中每個(gè)位之間發(fā)送的間隙時(shí)間。FPGA 自動(dòng)重復(fù)上述計(jì)時(shí)過(guò)程，可以得到許多組位間傳輸時(shí)間，選擇其中間隙最小的時(shí)間作為基礎(chǔ)參數(shù)，加以計(jì)算確定該數(shù)據(jù)流的波特率。將計(jì)算得到的波特率存儲(chǔ)，同時(shí)發(fā)送給數(shù)碼管顯示。當(dāng)看到數(shù)碼管顯示出數(shù)據(jù)時(shí)，可以按下發(fā)送按鍵，被測(cè)數(shù)據(jù)流此時(shí)能夠發(fā)送給應(yīng)答器讀寫(xiě)裝置，在應(yīng)答器讀寫(xiě)裝置端能夠方便地看到具體數(shù)據(jù)內(nèi)容，至此實(shí)現(xiàn)串口數(shù)據(jù)流解碼。再次按下此按鍵，停止發(fā)送數(shù)據(jù)。如需重新檢測(cè)波特率，可以在停止發(fā)送數(shù)據(jù)后，再次按下采集區(qū)域的對(duì)應(yīng)端口按鍵，重新檢測(cè)。其它被檢測(cè)端口的工作過(guò)程，與上述內(nèi)容相同，不再?gòu)?fù)述。圖8 所示為解碼單元的解碼方式具體實(shí)施的工作流程。

圖8 解碼單元的工作流程

由于數(shù)據(jù)流發(fā)送均在us 級(jí)別，因此檢測(cè)位時(shí)間過(guò)程在1 ms 以內(nèi)可以完成，上述所有操作，理論上不足1 s 即可完成，效率遠(yuǎn)高于使用示波器肉眼解碼。解碼單元晶振使用25 Mhz，因此對(duì)于高達(dá)115 200 bps 計(jì)算，誤差在0.4%以內(nèi)，隨著波特率降低，傳輸檢測(cè)的誤差將更小，能夠滿足研發(fā)和測(cè)試的需求[6]。對(duì)應(yīng)端口的檢測(cè)按鍵按下一次后，F(xiàn)PGA 自行迭代檢測(cè)多次后再確定波特率，因此檢測(cè)結(jié)果更接近真實(shí)波特率值。

結(jié)束語(yǔ)

本文指出了現(xiàn)階段應(yīng)答器讀寫(xiě)裝置存在的無(wú)法獲取TCC 與LEU 通信數(shù)據(jù)的不足，設(shè)計(jì)了基于FPGA的應(yīng)答器讀寫(xiě)裝置解碼單元以此解決目前應(yīng)答器讀寫(xiě)裝置存在的問(wèn)題。本文給出了解碼單元的硬件設(shè)計(jì)以及解碼方式的具體實(shí)施流程，設(shè)計(jì)過(guò)程具體詳細(xì)。目前系統(tǒng)處于試驗(yàn)階段并在現(xiàn)場(chǎng)進(jìn)行實(shí)際運(yùn)用的檢驗(yàn)。通過(guò)現(xiàn)場(chǎng)反饋，其性能穩(wěn)定可靠，準(zhǔn)備進(jìn)一步的測(cè)試并推廣運(yùn)用。