面向設計加固的航天集成電路輻射效應評估方法研究與實踐

鄭宏超 王 亮 李 哲 郭 剛 趙元富

1（北京微電子技術(shù)研究所 北京 100076）

2（中國航天科技集團有限公司抗輻射集成電路技術(shù)實驗室 北京 100076）

3（中國原子能科學研究院核物理所 北京 102413）

航天器電子系統(tǒng)上的集成電路在空間環(huán)境中產(chǎn)生單粒子、總劑量和位移損傷等輻射效應，隨著半導體工藝進步，器件特征尺寸減小，單粒子效應已經(jīng)逐漸成為影響航天器電子系統(tǒng)的最主要輻射效應。低軌衛(wèi)星因單粒子效應導致工作異常的比重達到68.9%［1］，2012 年，美國洛斯阿拉莫斯實驗室對某衛(wèi)星的現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）進行在軌觀測，平均每天發(fā)生14.4 次單粒子事件，嚴重影響了衛(wèi)星的正常工作和飛行安全［2］。

單粒子效應是由于單個質(zhì)子或重離子穿過集成電路，以直接電離、核反應或彈性碰撞產(chǎn)生的二次粒子的方式，在徑跡上產(chǎn)生電荷沉積，引發(fā)電路工作異常［3］。根據(jù)效應結(jié)果可以分為兩類：一類是使得數(shù)字邏輯狀態(tài)或者模擬信號發(fā)生變化的“功能性”錯誤，例如單粒子翻轉(zhuǎn)（Single Event Upset，SEU）、單粒子瞬態(tài)（Single Event Transient，SET）、單粒子功能中斷等；一類是在寄生晶體管形成的瞬時導電通道導致閂鎖或燒毀的“電學類”錯誤，例如單粒子閂鎖、單粒子燒毀、單粒子柵穿等。

目前，集成電路針對單粒子效應的加固方法主要有屏蔽加固、工藝加固和設計加固三種方式。屏蔽加固通過包覆材料來吸收和阻擋輻射，可以降低電子和質(zhì)子輻射，但不適用于重離子單粒子加固［4］；工藝加固通過專用工藝或在標準工藝線上進行調(diào)整，可以不損失常態(tài)性能下實現(xiàn)加固但成本較高［5-6］；設計加固是在標準商用工藝線上，通過版圖級、電路級和系統(tǒng)級等不同設計層級進行加固［7］，通過時間和空間冗余等方式降低單粒子效應的發(fā)生概率，在有效提高單粒子加固能力的同時成本較低，缺點是需要帶來芯片面積和功耗的額外開銷。與美國主要依靠工藝加固實現(xiàn)航天集成電路設計不同，國內(nèi)的抗輻射工藝水平與國外存在著較大代差，無法滿足日益復雜的航天任務需求，但國內(nèi)商用工藝線與國外抗輻射工藝線代差較小，因此，北京微電子技術(shù)研究所團隊（以下簡稱“團隊”）在國內(nèi)率先提出了采用設計加固的技術(shù)路線，基于商用工藝來實現(xiàn)航天集成電路自主可控，建立了標準單元庫和端口庫，以及鎖相環(huán)、存儲器（Static Random Access Memory，SRAM）、高速接口等IP，構(gòu)建了超深亞微米和納米級抗輻射加固集成電路研制平臺［8］。制定設計加固方案的前提，是掌握輻射效應尤其是單粒子效應的規(guī)律和損傷機理，而基于單粒子地面模擬裝置的重離子試驗及評估方法，是實現(xiàn)設計加固的關(guān)鍵保障。

國內(nèi)集成電路單粒子性能評估一般在北京串列加速器核物理國家實驗室HI-13終端或蘭州重離子加速器國家實驗室TR5 終端上開展輻射試驗，以獲取目標電路的單粒子錯誤截面和線性能量傳輸（Linear Energy Transfer，LET）閾值，并根據(jù)空間軌道、環(huán)境模型和敏感體模型預估單粒子在軌錯誤率。已有的單粒子試驗行業(yè)標準只規(guī)定了一般流程步驟，并未根據(jù)電路類型給出具體的測試方法，隨著工藝進步，高速信號、內(nèi)嵌大容量存儲、片上系統(tǒng)等復雜電路需要探索新的試驗方法和測試技術(shù)，通過試驗手段為抗輻射加固技術(shù)提供基礎(chǔ)信息。

本文通過總結(jié)團隊十余年的技術(shù)攻關(guān)歷程，列舉了在抗輻射設計上提出的單粒子加固技術(shù)，闡述了基于國內(nèi)加速器開展的航天集成電路輻射效應評估方法和測試技術(shù)研究成果，并給出了研究結(jié)論。

1 集成電路單粒子加固設計技術(shù)實例

集成電路抗單粒子加固設計在版圖級可采用阱區(qū)保護環(huán)、版圖分離布局等版圖結(jié)構(gòu)提高單粒子鎖定加固能力，降低單粒子多位翻轉(zhuǎn)（Multiple Bit Upset，MBU）和單粒子多單元翻轉(zhuǎn)（Multiple Cell Upset，MCU）發(fā)生概率；在電路級可采用時空冗余（如DICE（Dual Interlocked CELL））等加固結(jié)構(gòu)提高SET 和SEU 加固能力；在系統(tǒng)級加固包括糾檢錯編碼、三模冗余等。隨著納米工藝進步，通過單粒子試驗發(fā)現(xiàn)，上述傳統(tǒng)加固方法難以有效加固SET、MBU、MCU，為此，團隊針對翻轉(zhuǎn)敏感的存儲類單元（如觸發(fā)器和存儲器）提出了改進型優(yōu)化設計。

1.1 單粒子加固設計實例1—觸發(fā)器設計加固

超大規(guī)模集成電路中組合邏輯電路比重大，最容易受單粒子效應影響產(chǎn)生SET，并且傳遞到時序單元（如觸發(fā)器）使得電路功能異常。冗余延遲濾波（Redundant Delay Filter，RDF）是一種常見濾除外來SET 的結(jié)構(gòu)，如圖1（a）所示，但輻射試驗結(jié)果表明，在納米工藝尺寸減小、電路規(guī)模增大、工作頻率增加等條件下，仍存在較大的SET被捕獲概率。

圖1 RDFD結(jié)構(gòu)觸發(fā)器Fig.1 RDFD-DFF structure

團隊設計了一種基于RDF和雙DICE相結(jié)合的抗SEU和SET觸發(fā)器電路新結(jié)構(gòu)RDFD（Redundant Delay Filter DICE）［9］，如圖1（b）所示。采用DICE結(jié)構(gòu)提高抗SEU閾值，利用RDF使得前端引入的SET在雙獨立輸出下不同步，無法改寫雙模冗余的DICE鎖存器，從而大幅減少觸發(fā)器捕獲SET概率。

1.2 單粒子加固設計實例2——存儲器設計加固

存儲器是超大規(guī)模集成電路中存儲指令或執(zhí)行運算的關(guān)鍵單元，DICE結(jié)構(gòu)是電路級常用的存儲器抗SEU 加固方法，其弱點是存在SEU 敏感節(jié)點對。隨著工藝進步，單粒子電荷共享作用范圍有可能同時覆蓋敏感節(jié)點對，或者在離子傾斜入射時覆蓋，因此在單元版圖設計時應該對敏感節(jié)點對合理布局。

團隊提出了雙DICE 交叉（Error Quenching Double DICE，EQDD）存儲單元版圖加固技術(shù)［10］，利用同一個DICE 單元的非敏感節(jié)點之間電荷共享湮滅效應（Error Quenching）來減小SET 影響范圍，再通過相鄰兩個DICE單元進行交叉版圖設計，如圖2所示，將同一個DICE 內(nèi)的兩個敏感節(jié)點間距拉大，在不增加整體存儲器版圖面積的情況下，有效降低了DICE 敏感節(jié)點對發(fā)生SEU 的概率，抗MBU、MCU的能力均得到提高。

圖2 EQDD存儲單元版圖Fig.2 EQDD method layout

2 單粒子效應評估方法

團隊在抗輻射加固設計平臺上先后研制了多核處理器（Central Processing Unit，CPU）、千萬門級專用集成電路（Application Specific Integrated Circuit，ASIC）、吉赫茲高速高精度模數(shù)轉(zhuǎn)換器（Analog Digital Converter，ADC）、高速總線（BUS）等前沿領(lǐng)域航天集成電路，對先進工藝集成電路、高速電路、復雜芯片的評估是獲取輻射效應規(guī)律和有效評估產(chǎn)品抗輻射能力的關(guān)鍵。為此，經(jīng)過多年攻關(guān)和探索，團隊提出了一些新工藝、新結(jié)構(gòu)、新效應的單粒子評估試驗方法。

2.1 復雜大規(guī)模電路單粒子軟錯誤評估方法

CPU、ASIC等復雜大規(guī)模電路擁有多種工作模式和測試向量，如果通過窮舉遍歷所有模式進行輻射試驗評估，每款電路所需單粒子機時在100 h 以上，不僅無法實現(xiàn)且試驗效率低下，需要找到一種可以表征電路單粒子最劣工作模式進行試驗評估。

團隊在2008 年首次利用可測性設計（Design For Test，DFT）進行復雜大規(guī)模電路單粒子軟錯誤性能評估，假定任一存儲單元發(fā)生的SEU必將導致電路發(fā)生功能中斷，通過這一保守估計的方式獲取復雜電路的單粒子軟錯誤性能指標。常用的內(nèi)建可測性設計一般包括觸發(fā)器掃描鏈和存儲器功能自測（Memory Built In Self Test，MBIST）兩種模式，某型ASIC 的可測性和不同功能模式下的單粒子錯誤威布爾曲線如圖3 所示，圖中DFT 模式下單粒子錯誤截面更加保守，可以表征復雜電路最劣工作模式下單粒子軟錯誤。

圖3 可測性和功能模式下單粒子威布爾曲線Fig.3 DFT and function mode SEE Weibull curve

MBIST 法利用多路選擇器（Multiplexer，MUX）將ASIC 由功能模式轉(zhuǎn)為DFT 模式，可以檢測內(nèi)部所有SRAM 發(fā)生的SEU。 通過激勵發(fā)生器（Generator）模擬SRAM 的寫、讀過程，通過比較器（Comparator）判斷是否發(fā)生軟錯誤，如圖4所示。由于寫入數(shù)據(jù)將覆蓋發(fā)生的SEU 造成錯誤丟失，因此，團隊提出了一種有效輻照注量計算方法，如圖5所示［11］，對于SRAM 每個地址，在每兩次寫操作之間，第一次寫操作與最后一次讀操作之間的時間長度為SEU有效輻照時間，通過統(tǒng)計所有SRAM地址的有效輻照時間之和，其占總輻照時間的比重（η），將輻照總注量（φT）乘以η即得到SRAM有效輻照總注量（φE），還需要對目標電路增加額外輻照注量（φT-φE），才能實現(xiàn)對SEU 的校準，解決了MBIST 法在SEU測試的準確性問題。

圖4 MBIST可測性設計結(jié)構(gòu)Fig.4 MBIST structure

圖5 MBIST算法單粒子有效輻照時間示意Fig.5 SEE effective irradiation time based on the MBIST algorithm

2.2 高速信號單粒子評估方法

新一代通信衛(wèi)星在軌獲取的海量數(shù)據(jù)信息需要實時處理，吉赫茲ADC、總線控制器的高速信號需要進行單粒子試驗評估，主要分為并行和串行兩類信號。高速并行信號通常采用靜態(tài)或者低速動態(tài)模式下進行，無法覆蓋高速滿量程電壓的輸出碼型，團隊在2012 年提出了一種基于折疊內(nèi)插式的高速信號單粒子翻轉(zhuǎn)分析技術(shù)［12］，通過提供一定頻率差的高頻輸入信號和時鐘信號，輸出獲得低頻信號滿量程采樣矩陣，如圖6 所示，同時利用雙FIFO 高速緩存實現(xiàn)了SEU 連續(xù)處理，捕獲的SEU 圖形如圖7所示。

圖6 基于頻率差的滿量程測試方法Fig.6 Full scale test method based on the beat frequency

圖7 捕獲的高速信號SEUFig.7 SEU captured in high-speed signals

高速串行信號常用于總線數(shù)據(jù)傳輸中，容易受到SEFI 和SEU 影響，在接收端將產(chǎn)生多種類型誤碼。單粒子誤碼率是高速串行信號的一項重要指標，傳統(tǒng)統(tǒng)計方法是直接對比碼型，容易產(chǎn)生誤判影響準確性，團隊在2018年提出了一種分類統(tǒng)計中斷和翻轉(zhuǎn)單粒子誤碼率的算法［13］，如式（1）所示，其中FER 和UER 分別為單粒子中斷和翻轉(zhuǎn)的在軌錯誤率，TRST為系統(tǒng)復位時間對應碼數(shù)。

FER根據(jù)不可恢復的單粒子功能中斷數(shù)進行計算，UER涵蓋了單位碼錯（S1）、多位碼錯（S2）、自恢復錯誤（S3）三類翻轉(zhuǎn)，SEU 誤碼數(shù)計算如式（2）所示，其中Tbrust為自恢復時間對應碼數(shù)。

2.3 倒裝焊封裝電路單粒子評估方法

隨著航天電路主頻和端口數(shù)量的增加，具有高密度、高性能、高可靠的特點的倒裝焊封裝也廣泛應用于CPU、FPGA、ASIC等先進電路。倒裝焊電路的襯底厚度普遍大于數(shù)百微米，中低能加速器產(chǎn)生的重離子射程一般無法穿透襯底進行試驗，國外采用高能加速器產(chǎn)生10 GeV 以上超高能量重離子的方法來將增加射程并降低離子LET值，從而穿透倒裝焊電路。國內(nèi)高能加速器機時緊張無法滿足大批量電路試驗，團隊經(jīng)過多年探索提出了一種基于中低能加速器的倒裝焊電路單粒子試驗流程方法。

倒裝焊電路在單粒子試驗前需要進行襯底減薄，控制襯底厚度，然后計算離子到達芯片有源區(qū)的有效LET值，確保穿透有源區(qū)的全過程處于布拉格峰右側(cè)，以保證試驗準確性。圖8 為兩款相同工藝不同封裝形式的ASIC 電路SEU 截面圖，圖中氯離子（Cl）輻照倒裝焊電路后SEU 截面比硅離子（Si）小，原因是Cl離子入射后的有效LET值跨越了布拉格峰左側(cè)，而Si 離子的有效LET 值仍在右側(cè)比Cl大，如圖9所示。

圖8 Cl離子入射倒裝焊電路SEU截面突降Fig.8 SEU drop in a flip-chip circuit by a Cl ion

圖9 Cl和Si離子入射倒裝焊電路的有效LETFig.9 Effective LET of Cl and Si in a flip-chip circuit

2.4 質(zhì)子單粒子評估方法

質(zhì)子在Si 中直接電離的最大LET 值約為0.538 MeV·cm2·mg-1［14］，難以對加固集成電路產(chǎn)生影響，但質(zhì)子與靶材料發(fā)生核反應，產(chǎn)生次級重離子LET 值 可 達14 MeV·cm2·mg-1（與 硅），甚 至37 MeV·cm2·mg-1（與鎢），考慮到納米集成電路單粒子軟錯誤LET閾值普遍較低，因此質(zhì)子單粒子效應的影響不可忽略。在中國原子能科學研究院中能質(zhì)子單粒子試驗終端建成以前，國內(nèi)質(zhì)子試驗機時緊張，且能量不易調(diào)節(jié)，質(zhì)子單粒子效應機理缺乏試驗數(shù)據(jù)支撐和驗證，也未形成試驗方法標準，需要開展前期試驗評估技術(shù)研究。2016年，團隊在國內(nèi)首次試驗驗證了納米SRAM 可發(fā)生低能質(zhì)子直接電離導致的SEU，發(fā)現(xiàn)非加固SRAM SEU截面形成了一個與布拉格峰類似的曲線，如圖10 所示，經(jīng)過與重離子試驗對比分析，加固SRAM的質(zhì)子SEU主要來源于核反應產(chǎn)生的次級重離子，如圖11所示。

圖10 非加固SRAM質(zhì)子SEU截面Fig.10 Proton SEU CS of non-radiation-hardened SRAM

3 單粒子效應測試分析技術(shù)

為了提高單粒子試驗效率和數(shù)據(jù)分析能力，團隊還基于加速器開發(fā)了高效的試驗系統(tǒng)裝置，提出了新的試驗數(shù)據(jù)分析方法。

3.1 矩陣式自動測量控制系統(tǒng)

為了滿足批量化單粒子試驗高效測試需求，團隊針對HI-13 開發(fā)了一套矩陣式自動測量控制系統(tǒng)［15］，如圖12所示。系統(tǒng)的核心是矩陣控制器和繼電器矩陣網(wǎng)絡，通過上位機程序可以實現(xiàn)不同測試系統(tǒng)的秒級切換，自動完成復位、測試、保存指令，并且實現(xiàn)供電系統(tǒng)和通訊鏈路的標準化，可以一次性控制最多30 套測試系統(tǒng)進行單粒子試驗，在HI-13現(xiàn)場安裝如圖13 所示。在真空罐內(nèi)同時裝入了CPU、AISC、ADC、SRAM、BUS 等單粒子試驗系統(tǒng)，通過平移臺將每支電路依次對準輻照炮口，配合控制系統(tǒng)可以快速實現(xiàn)對不同電路的單粒子試驗測試。

圖12 矩陣式自動測量控制系統(tǒng)Fig.12 Auto-measurement-control matrix system

3.2 時域分析方法

傳統(tǒng)的單粒子試驗數(shù)據(jù)處理方法是將SEU 截面繪制成威布爾曲線后進行分析，圖14所示為一款工作在100 MHz 觸發(fā)器電路，分別在“恒0”“恒1”“01 交替”三種碼型下測得的單粒子威布爾曲線［9］。團隊發(fā)現(xiàn)，不同模式下SEU數(shù)據(jù)異常，結(jié)果相差1個數(shù)量級，僅憑曲線無法區(qū)分SEU在時域上的分布特性，難以定位錯誤來源，團隊提出了一種可以區(qū)分SEU 的時域分析方法，如圖15 所示，在每個LET 值離子下，可以繪制SEU 錯誤數(shù)隨試驗時間變化曲線，圖中“恒1”“01 交替”兩種碼型出現(xiàn)了明顯的單次事件多位翻轉(zhuǎn)（Single Event Multi Upset，SEMU）現(xiàn)象，表明單粒子事件發(fā)生在時鐘樹等全局信號模塊，為設計師改進加固設計提供指導意見。

圖14 觸發(fā)器在不同碼型下SEU截面Fig.14 SEU cross-section of DFF at different vectors

圖15 SEU時域分析圖Fig.15 SEU time-domain analysis diagram

4 結(jié)語

團隊自2005 年首次在串列加速器開展單粒子試驗，18 年來累計使用單粒子機時超過1 100 h，完成試驗電路數(shù)量超500 款，為抗輻射加固設計技術(shù)研究提供了大量寶貴的試驗數(shù)據(jù)支撐，提出了多項評估方法和測試分析技術(shù)，走出了一條有中國特色的集成電路設計加固技術(shù)路線，構(gòu)建了完整的航天集成電路產(chǎn)品譜系，形成了為航天工程提供體系化芯片解決方案的能力，其中關(guān)鍵核心電路在軌多年運行正常，解決了困擾航天型號的單粒子故障難題，為空間飛行器的長期在軌穩(wěn)定運行發(fā)揮了重要作用。

致謝感謝北京串列加速器核物理國家實驗室、蘭州重離子加速器國家實驗室。

作者貢獻聲明鄭宏超、王亮負責方法和調(diào)研；鄭宏超、李哲負責系統(tǒng)和試驗；郭剛、趙元富負責概念和指導。