地面情報雷達信息處理平臺系統(tǒng)架構(gòu)發(fā)展綜述

喻榮梅 崔煒程 張飚

（南京電子技術(shù)研究所 江蘇省南京市 210039）

隨著技術(shù)發(fā)展推動，地面情報雷達的技術(shù)發(fā)展經(jīng)過了幾次重大的技術(shù)革新：從非相參體制雷達發(fā)展到相參體制雷達、從電子管發(fā)射機發(fā)展到全固態(tài)發(fā)射機、從機械掃描向相控陣掃描發(fā)展、從移動雷達到高機動雷達、從有源探測向有源和無源相結(jié)合的發(fā)展[1]。信息處理技術(shù)也從沒有獨立信號處理器、只有簡單信號處理功能，發(fā)展到將全數(shù)字信號處理技術(shù)與雷達天線技術(shù)、數(shù)據(jù)處理技術(shù)等高度結(jié)合，集監(jiān)視、跟蹤、截獲、干擾、識別等功能于一身[2]。

早期的信息處理主要是采用模擬的處理方法，包括運算放大電路、聲表面波器件以及電荷耦合器件等[3][4]，隨著電子技術(shù)快速發(fā)展，數(shù)字信號處理應(yīng)運而生，DSP、FPGA、CPU 等各種高性能器件應(yīng)用于實時信息處理。隨著新標(biāo)準(zhǔn)、新技術(shù)的出現(xiàn)，地面情報雷達信息處理平臺架構(gòu)在不斷變化、改進。

1 信息處理平臺系統(tǒng)架構(gòu)發(fā)展

如圖1所示，典型的地面情報雷達信息處理流程包括信號處理、數(shù)據(jù)處理兩個階段。由于數(shù)字波束形成處理和旁瓣對消處理數(shù)據(jù)量較大、運算規(guī)則，一般采用靈活性高、處理能力強的FPGA 實現(xiàn)；旁瓣對消之后的脈沖壓縮、雜波抑制、干擾抑制、檢測綜合等處理數(shù)據(jù)量和運算量相對較小、運算不規(guī)則，適合由DSP、高性能CPU 等處理器完成；數(shù)據(jù)處理階段數(shù)據(jù)量小、計算復(fù)雜，通常采用通用計算模塊完成。本文主要討論旁瓣對消之后的信號處理與數(shù)據(jù)處理平臺系統(tǒng)架構(gòu)。

圖1：典型地面情報雷達信息處理流程

傳統(tǒng)雷達信息處理采用針對特定型號雷達的專用硬件設(shè)計方式，此類系統(tǒng)完成特定的處理任務(wù)有很高的處理效率，但由于信息處理算法與硬件結(jié)構(gòu)之間緊密相關(guān)，通用性和可擴展性差，系統(tǒng)設(shè)計開發(fā)周期長。隨著半導(dǎo)體技術(shù)、芯片技術(shù)的快速發(fā)展，信息處理硬件平臺也在不斷的更新?lián)Q代，目前已形成了以DSP 芯片、高性能CPU 等器件為核心的多型處理板卡，模塊化、通用化、組合化設(shè)計可滿足不同產(chǎn)品對信息處理的應(yīng)用需求，系統(tǒng)的拓撲結(jié)構(gòu)配置靈活、可擴展性強、可靠性高。

標(biāo)準(zhǔn)總線，是構(gòu)建信息處理系統(tǒng)平臺的基礎(chǔ)，國內(nèi)雷達信息處理平臺系統(tǒng)早期多采用自定義總線，近幾年逐漸采用VME(Versa Module European)、CPCI(Compact Peripheral Component Interconnect)、VPX 等標(biāo)準(zhǔn)總線[5]。本文根據(jù)平臺總線技術(shù)特點，將地面情報雷達信息處理平臺劃分為三個發(fā)展階段：

（1）第一代：非通用處理平臺；

（2）第二代：并行總線通用處理平臺；

（3）第三代：串行總線通用處理平臺。

1.1 第一代：非通用處理平臺

1.1.1 自定義總線

在引入標(biāo)準(zhǔn)總線前，對于特定型號雷達，均采用量身定制的方式實現(xiàn)信息處理平臺系統(tǒng)設(shè)計，內(nèi)部硬件架構(gòu)固定，數(shù)據(jù)傳輸方式單一。

1.1.2 系統(tǒng)架構(gòu)

基于自定義總線技術(shù)，采用ADSP21060、TMS20C6701為處理芯片構(gòu)建信息處理系統(tǒng)平臺。系統(tǒng)平臺由多種功能處理模塊和配套的機箱電源等組成，平臺實物圖如圖2所示。

圖2：第一代信息處理系統(tǒng)平臺

應(yīng)用系統(tǒng)采用流水式處理架構(gòu)，如圖3所示。根據(jù)功能流程圖，由固定的模塊完成固定的信息處理功能。

圖3：第一代信息處理系統(tǒng)處理架構(gòu)

這種架構(gòu)下，各功能模塊相互獨立，單模塊間功能耦合，實時性好、硬件結(jié)構(gòu)簡單。其缺點是通用性、可擴展性差。

1.2 第二代：并行總線通用處理平臺

1.2.1 并行總線技術(shù)

傳統(tǒng)量體裁衣式的信息處理平臺系統(tǒng)設(shè)計作為基于特定應(yīng)用場景設(shè)計的專用系統(tǒng)，系統(tǒng)升級代價高、技術(shù)復(fù)用率低、研制周期長，已無法滿足日益增長的應(yīng)用需求。因此，標(biāo)準(zhǔn)化、模塊化、通用化的平臺設(shè)計成為新的發(fā)展潮流。

主流的總線規(guī)范是由PICMG(PCI Industrial Computer Manufacturers Group)提出的CPCI 總線標(biāo)準(zhǔn)和VSO 組織提出的VME 總線標(biāo)準(zhǔn)[6]，兩者都是共享式并行總線。

信息處理平臺需完成信號處理和數(shù)據(jù)處理算法運算、數(shù)據(jù)通訊通道構(gòu)建和對外接口，可分為通用處理模塊、接口模塊、背板。通用處理模塊完成數(shù)據(jù)運算功能；接口模塊完成對外接口；背板提供標(biāo)準(zhǔn)的板卡槽位，為各功能模塊間提供電流傳輸、時鐘和高速信息交互的通道。通用處理平臺可兼顧信號處理和數(shù)據(jù)處理兩種需求。

1.2.2 系統(tǒng)架構(gòu)

第二代處理平臺處理器主要為ADSP21160、TS201和MPC7448[7][9]，基于CPCI、VME 總線構(gòu)建信息處理應(yīng)用系統(tǒng)平臺，系統(tǒng)平臺實物圖如圖4所示。

圖4：第二代信息處理系統(tǒng)平臺

應(yīng)用系統(tǒng)采用基于Link數(shù)據(jù)互連的串行處理架構(gòu)，如圖5所示。根據(jù)功能流程圖，將不同的功能分配到不同硬件板卡不同DSP 上實現(xiàn)。

這種架構(gòu)下，模塊化程度高，通用性強，功能與硬件模塊解耦，應(yīng)用實現(xiàn)簡單。其缺點是，數(shù)據(jù)板卡間數(shù)據(jù)交互接口為定制互聯(lián)，系統(tǒng)可擴展性存在一定限制。

1.3 第三代：串行總線通用處理平臺

1.3.1 串行總線技術(shù)

新裝備對雷達信息處理平臺系統(tǒng)傳輸速率提出更高要求，并行總線已無法滿足需求，國內(nèi)各單位相繼研究并采用CPCI Express、VXS(VME-bus Switched Serial)、VPX高速串行總線和協(xié)議。由于VPX 比CPCI Express、VXS 支持更多的總線和協(xié)議，具有更高的可靠性，結(jié)構(gòu)也更加靈活，因此得到廣泛應(yīng)用[5]。而Open VPX 系列規(guī)范作為VPX 系統(tǒng)標(biāo)準(zhǔn)的升級和完善，其在模塊、互聯(lián)、系統(tǒng)等方面作出了詳細的規(guī)范[10]。

1.3.2 系統(tǒng)架構(gòu)

處理器有華睿1 號、華睿2 號等型號DSP，8640D、E5 系列、FT 系列等高性能CPU，其中，華睿系列DSP、FT 系列CPU 均為我國自主研制的高性能國產(chǎn)化芯片。信息處理應(yīng)用系統(tǒng)平臺由處理模塊、交換模塊、背板和配套的機箱電源等組成，系統(tǒng)平臺實物圖如圖6所示。

VPX 高速串行總線時期，雷達信息處理系統(tǒng)平臺采用的高性能互聯(lián)技術(shù)主要為SRIO（Serial RapidIO）[11]和40GbE（Gigabit Ethernet）[12][13]?；谌粨Q數(shù)字傳輸網(wǎng)絡(luò)，處理平臺內(nèi)的各種數(shù)字信號處理器都連接到高速數(shù)字傳輸網(wǎng)絡(luò)上，每個處理器與其他任一處理器都可高速通信[10]。

基于Open VPX 總線設(shè)計的平臺系統(tǒng)全交換拓撲結(jié)構(gòu)如圖6所示。處理模塊間的高速率、大容量數(shù)據(jù)的交換通過高速串行總線，由基于VPX 總線的全交換的背板和交換模塊完成。

圖6：第三代信息處理系統(tǒng)平臺

第二代處理平臺系統(tǒng)串行架構(gòu)與處理流程是緊耦合，可靠性、擴展性較差，制約了信息處理功能升級、軟件重構(gòu)。得益于第三代處理平臺全交換互聯(lián)拓撲結(jié)構(gòu)，信息處理采用基于處理節(jié)點輪詢機制的并行處理架構(gòu)。處理節(jié)點的配置數(shù)量取決于計算單元的計算能力，處理節(jié)點可以是單個CPU，也可以是一個處理板，或由分布在不同板卡上的幾片DSP 組成，每個處理節(jié)點完成當(dāng)前幀內(nèi)所有數(shù)據(jù)的全流程信號處理功能。由交換模塊根據(jù)處理節(jié)點的忙閑狀態(tài)，完成數(shù)據(jù)輪詢分發(fā)，所有并行處理節(jié)點獨立執(zhí)行相同的信息處理任務(wù)[14]。

圖7：基于Open VPX 全交換拓撲結(jié)構(gòu)

基于SRIO、40GbE 數(shù)據(jù)交換的典型系統(tǒng)架構(gòu)分別如圖8、9所示。兩種架構(gòu)中，均由交換模塊實現(xiàn)數(shù)據(jù)同步、輪詢發(fā)數(shù)?；赟RIO 數(shù)據(jù)交換架構(gòu)中，單個信號處理節(jié)點由兩片DSP 組成，完成脈沖壓縮、雜波抑制、干擾抑制、檢測綜合等功能，由一片DSP 完成輪詢數(shù)據(jù)匯總，由兩片DSP 完成數(shù)據(jù)處理功能?；?0GbE數(shù)據(jù)交換架構(gòu)中，單個信號處理節(jié)點由單個處理板組成，由一個處理板完成輪詢數(shù)據(jù)匯總，由一個處理板完成數(shù)據(jù)處理功能。

圖8：基于SRIO 數(shù)據(jù)交換的典型系統(tǒng)架構(gòu)

圖9：基于40GbE 數(shù)據(jù)交換的典型系統(tǒng)架構(gòu)

輪詢并行處理架構(gòu)實現(xiàn)了軟件與硬件高度解耦，硬件使用效率和系統(tǒng)可靠性均得到較大提升。同時，硬軟件架構(gòu)簡潔，易開發(fā)、易維護、易升級，人力成本大大降低。

1.4 未來發(fā)展趨勢

未來雷達技術(shù)不斷進步發(fā)展，數(shù)據(jù)帶寬越來越寬、運算量越來越大，對信息處理平臺的運算速度、數(shù)據(jù)吞吐能力及數(shù)據(jù)傳輸帶寬的需求也將不斷增長。信息處理體系架構(gòu)將繼續(xù)向著開放、規(guī)范統(tǒng)一、靈活重構(gòu)發(fā)展。

對于地面情報雷達而言，信息處理功能采用通用化模塊依然是業(yè)界主流發(fā)展方向，但隨著信息處理功能的升級，單一種類的模塊或許無法滿足多種多樣的處理需求。

1.4.1 通用處理

通用處理平臺將具有更高的總線傳輸帶寬、更強的運算能力和更靈活的數(shù)據(jù)交互能力，同時，高性能全國產(chǎn)化平臺也是當(dāng)下實現(xiàn)裝備自主可控的必經(jīng)之路。

1.4.2 通用處理+高速處理

針對多通道、大帶寬的處理需求，可新增協(xié)處理平臺實現(xiàn)對通用處理平臺的補充。由CPU/DSP 通用處理器完成數(shù)據(jù)收發(fā)、邏輯計算，協(xié)處理器實現(xiàn)高需求的旁瓣對消和信號處理多通道并行的計算。協(xié)處理器可選用高性能FPGA、GPU 器件。

2 結(jié)語

本文介紹了地面情報領(lǐng)域雷達及其信息處理技術(shù)演進過程，以平臺總線技術(shù)發(fā)展歷程為依據(jù)，將信息處理平臺分為三個階段，分析了各階段平臺總線特點及系統(tǒng)架構(gòu)技術(shù)。最后，根據(jù)該領(lǐng)域雷達信息處理發(fā)展特點，展望了未來信息處理平臺及系統(tǒng)架構(gòu)的發(fā)展方向。