一款雙通道抗靜電保護(hù)電路設(shè)計(jì)

于洪洲，徐叔喜，沈吉

（中國(guó)兵器工業(yè)第214研究所，江蘇蘇州， 215163）

0 引言

在日常生活中由于靜電現(xiàn)象無處不在，時(shí)時(shí)刻刻對(duì)電子電路產(chǎn)品產(chǎn)生嚴(yán)重威脅和可能的破壞，所以ESD保護(hù)是每一個(gè)電子產(chǎn)品必不可少的部分，雖然目前的半導(dǎo)體集成電路內(nèi)部均設(shè)計(jì)了ESD保護(hù)單元，但是只能抵抗一部分能量較低的ESD靜電破壞，大部分的抗ESD靜電破壞的任務(wù)還需要交給專門的ESD保護(hù)器件來完成。

ESD保護(hù)器件主要安放在電子產(chǎn)品PCB印制板的端口處，比如電源端的輸入和輸出端口、執(zhí)行器的驅(qū)動(dòng)電路的輸出端口、傳感器的輸入端口，以及數(shù)據(jù)通訊的連接端口等。針對(duì)不同的連接端口和其傳輸信號(hào)的特點(diǎn)，需要選取不同的ESD保護(hù)器件或者組合，來進(jìn)行ESD靜電防護(hù)。

為了滿足USB接口等高速數(shù)據(jù)通訊端口的抗靜電保護(hù)需要，設(shè)計(jì)一款雙通道抗靜電保護(hù)電路。電路原理圖見圖1所示，電路提供兩個(gè)靜電保護(hù)端口D+和D-，圖中T1為普通TVS管，雖然抗靜電效果好，但是其結(jié)電容比較大，一般在十幾pF到幾十pF之間，嚴(yán)重影響被保護(hù)器件的通訊速度，在這里我們采用串并聯(lián)低電容二極管的方式解決這個(gè)問題，也就是圖中的二極管D1和D2，這兩個(gè)二極管的結(jié)電容設(shè)計(jì)值一般在0.5pF以下。D1提供反向靜電泄放通道，D2和靜電擊穿后的T1串聯(lián)提供正向靜電泄放通道。這樣端口電容可以降低到1pF以下，既保證提供良好的抗靜電效果，又不會(huì)影響被保護(hù)器件的高速數(shù)據(jù)通訊功能。另外，為了減小封裝時(shí)芯片硅鋁絲到管腳的寄生電容，電路采用SOT-23塑料封裝。

圖1 電路原理圖

1 性能指標(biāo)

電路主要技術(shù)指標(biāo)主要有三個(gè)，如下：

（1）IO端口電流：≤0.5μA；

（2）IO端口電容：≤1pF；

（3）IO端口擊穿電壓：≥6V。

2 電路功能設(shè)計(jì)

IO端口D+、D-是高速通訊端口，在抗靜電設(shè)計(jì)時(shí)必須考慮既能滿足抗靜電要求，又不能影響數(shù)據(jù)傳輸速度，一個(gè)單獨(dú)的TVS管無法做到既兼顧低的擊穿電壓又滿足1pF左右的低結(jié)電容，所以采用TVS二極管T1與小的結(jié)電容二極管D1和D2串并聯(lián)的方式來實(shí)現(xiàn)。我們稱之為低電容TVS結(jié)構(gòu)，如圖2所示。

圖2 低電容TVS 結(jié)構(gòu)圖

整個(gè)結(jié)構(gòu)的總電容CJ就等于D2和T1的串聯(lián)電容，再與D1的并聯(lián)。計(jì)算公式如下：

由于電容CD2和CD1都很小，CT1要比兩者大一個(gè)數(shù)量級(jí)，所以總電容CJ由D1，D2決定，約等于D1和D2結(jié)電容之和。

在圖1中，兩個(gè)IO端口采用相同的結(jié)構(gòu)設(shè)計(jì)，但是共用一個(gè)TVS二極管，整個(gè)結(jié)構(gòu)形成了端口對(duì)端口，端口對(duì)地的正反向靜電泄放通道，以實(shí)現(xiàn)對(duì)端口的抗靜電保護(hù)。

實(shí)際上我們可以擴(kuò)展出更多的IO保護(hù)端口，以適應(yīng)不同電路的需求，比如圖3所示的具有8個(gè)IO保護(hù)端口的抗靜電保護(hù)電路。

圖3 8端口的抗靜電保護(hù)電路

3 參數(shù)指標(biāo)設(shè)計(jì)

■3.1 IO端口電容

在圖2中，IO端口電容實(shí)際上是等效電容，主要由TVS管T1和低電容二極管D2、D1的結(jié)電容決定，見圖2。

T1結(jié)電容分為兩部分，勢(shì)壘電容和擴(kuò)散電容，當(dāng)PN結(jié)加反向電壓時(shí)，擴(kuò)散電容可以忽略不計(jì)，結(jié)電容主要由勢(shì)壘電容CB決定。計(jì)算公式如式(2)所示，其中A為PN結(jié)結(jié)面積，Na是P區(qū)的摻雜濃度，Nd是N區(qū)的摻雜濃度，Vbi是PN結(jié)自建電場(chǎng)，VR是外加反偏電壓。

P+注入濃度為（1～4）E17/cm3，N區(qū)注入濃度為（1～4）E17/cm3，N型埋層的濃度為0.9E15/cm3，同時(shí)結(jié)合版圖中PN結(jié)的面積A=0.158436mm2，計(jì)算結(jié)果：CT1=CB=2.79pF。

IO端口電容實(shí)際上取決于TVS管T1與二極管D2的串聯(lián)，然后與二極管D1的并聯(lián)，見圖3。CD2的設(shè)計(jì)值為0.2pF，CD1的設(shè)計(jì)值為0.5pF。根據(jù)前文公式(1)計(jì)算出總電容。計(jì)算結(jié)果：CJ=0.92pF。

■3.2 IO端口擊穿電壓

該參數(shù)指標(biāo)VBR在圖2中應(yīng)為T1管的擊穿電壓加上D2的正向?qū)▔航?，其?T1擊穿電壓設(shè)計(jì)值為8.4V，D2正向?qū)▔航导s0.8V。

T1管的擊穿電壓我們按照單邊突變結(jié)理論進(jìn)行分析設(shè)計(jì)，有如下公式：

其中Ecrit為硅的臨界電場(chǎng)（即：5E4V/cm），εs為硅的相對(duì)介電常數(shù)11.9，最后得出NB為0.9E15/cm3。由于TVS器件主要發(fā)生在N型埋層與P襯底之間，因此NB即為N型埋層的濃度。由于器件在研制過程中，N型埋層為首次光罩注入，后續(xù)工藝加工過程中有多次高溫長(zhǎng)時(shí)間的退火工序處理，會(huì)對(duì)埋層產(chǎn)生向上的反擴(kuò)散，因此，在選擇砷埋層注入時(shí)，須對(duì)埋層的反擴(kuò)散做預(yù)估處理，即增加劑量以提高多次高溫長(zhǎng)時(shí)間的退火所帶來的濃度下降。

■3.3 IO端口漏電流

在原理圖2中，IO端口漏電流即為對(duì)地二極管D1的PN結(jié)在電壓反偏置，同時(shí)沒有達(dá)到擊穿電壓時(shí)通過二極管的微弱電流。當(dāng)PN結(jié)加反向電壓時(shí)，外電場(chǎng)使空間電荷區(qū)變寬，加強(qiáng)了內(nèi)電場(chǎng)，阻止了擴(kuò)散運(yùn)動(dòng)的進(jìn)行，而加劇了漂移運(yùn)動(dòng)的進(jìn)行，形成反向電流。

理想的PN結(jié)反向漏電流中包含了擴(kuò)散電流與空間電荷區(qū)產(chǎn)生的電流兩部分構(gòu)成，而在硅器件PN結(jié)的耗盡層之間基本已經(jīng)進(jìn)入一個(gè)擴(kuò)散的動(dòng)態(tài)平衡或者叫做載流子耗盡狀態(tài)，因此反向擴(kuò)散電流已不起主要作用，而空間電荷區(qū)電流則起著主要的支配作用。因此我們主要對(duì)該空間電荷區(qū)電流進(jìn)行分析計(jì)算。

PN結(jié)正常處于平衡狀態(tài)時(shí)，勢(shì)壘區(qū)內(nèi)通過復(fù)合中心的載流子產(chǎn)生率大于復(fù)合率。當(dāng)PN結(jié)處于反向偏置時(shí)，勢(shì)壘區(qū)的電場(chǎng)加強(qiáng)，因此在勢(shì)壘區(qū)通過復(fù)合中心所產(chǎn)生的電子空穴對(duì)來不及復(fù)合即被外界電場(chǎng)驅(qū)走，因此勢(shì)壘區(qū)內(nèi)通過復(fù)合中心的載流子產(chǎn)生率大于復(fù)合率，從而形成空間電荷區(qū)產(chǎn)生電流。該電流公式表述為：IG=qGXDA，其中，A為PN結(jié)結(jié)面積（圖3中T1的PN結(jié)結(jié)面積），XD為勢(shì)壘寬度，G為凈產(chǎn)生率（即單位時(shí)間單位體積內(nèi)勢(shì)壘區(qū)所產(chǎn)生的載流子數(shù)）。由于在勢(shì)壘區(qū)ni＞＞n，ni＞＞p，因此勢(shì)壘區(qū)電流的凈產(chǎn)生率G=ni/(2τ)，代入上式即得出空間電荷區(qū)產(chǎn)生電流的計(jì)算公式：

公式中ni為本征載流子濃度，XD為勢(shì)壘區(qū)寬度，即為耗盡層寬度，由器件施加的反向電壓所決定（取3.3V），計(jì)算公式如下：

因此代入所有數(shù)據(jù)，可以得出空間電荷區(qū)產(chǎn)生電流IG=0.055μA左右。該數(shù)據(jù)為理論計(jì)算結(jié)果，實(shí)際的漏電流會(huì)因?yàn)榧庸み^程中的生產(chǎn)缺陷而有所增加，參考設(shè)計(jì)仿真部分的IO端口漏電流仿真結(jié)果，能夠滿足設(shè)計(jì)要求。空間電荷區(qū)產(chǎn)生電流即反向漏電流的大小還與構(gòu)成PN結(jié)的半導(dǎo)體材料禁帶寬度呈指數(shù)關(guān)系，同時(shí)該漏電流中還包含了表面漏電，而該表面漏電主要對(duì)工藝加工過程中生產(chǎn)缺陷（包括離子注入帶來的晶格位錯(cuò)、介質(zhì)淀積過程中引入的可動(dòng)電荷等）的產(chǎn)生進(jìn)行嚴(yán)格的控制。

4 設(shè)計(jì)仿真

■4.1 原理仿真

根據(jù)圖2中的原理圖，結(jié)合具體指標(biāo)要求，我們把電路中各個(gè)元件的參數(shù)設(shè)置如下：T1擊穿電壓為8.2V，結(jié)電容為3pF； D1正向?qū)妷簽?.8V，低電容二極管D2結(jié)電容為0.3pF，D1結(jié)電容為0.5pF。

采用上述數(shù)據(jù)，對(duì)圖2中的電路進(jìn)行I/O端口SPICE仿真，仿真結(jié)果如圖4和圖5所示。結(jié)果數(shù)據(jù)如下：

圖4 I/O端口的伏安特性曲線

圖5 I/O端口電容特性曲線

(1)I/O端口擊穿電壓VBR=8.8V（I/O端口電流IIO=1.0mA）；

(2)I/O動(dòng)態(tài)導(dǎo)通電阻RDYN=0.82Ω（IIO=1.0A）；

(3)I/O動(dòng)態(tài)導(dǎo)通電阻RDYN=1.0Ω（IIO=1.5A）；

(4)I/O端口總電容:CIO=0.62pF～0.76pF（CD2=0.2±10%，CD1=0.5±10%）。

經(jīng)過SPICE原理仿真，驗(yàn)證了我們電路設(shè)計(jì)時(shí)各個(gè)二極管在參數(shù)分配上的可行性。

■4.2 版圖設(shè)計(jì)

在完成原理仿真之后，進(jìn)行了電路的版圖設(shè)計(jì)，完成之后的版圖如圖6所示，管芯總面積為：718μm×392μm（不包含緩沖區(qū)和劃片槽），圖6中其實(shí)提供了四路IO保護(hù)端口，其中兩路為備用，是為了防止在實(shí)際工藝加工過程中，可能出現(xiàn)的工藝不穩(wěn)定，導(dǎo)致某一路的參數(shù)指標(biāo)稍微大于設(shè)計(jì)值，可以用備用的兩路當(dāng)中的一路來代替。

在圖6中，正中間的PAD下面是T1管，這個(gè)PAD只做晶圓測(cè)試用，實(shí)際封裝時(shí)不使用。四個(gè)角的四個(gè)PAD下面是D1管，而旁邊叉指狀的為D2管。之所以設(shè)計(jì)成叉指狀，是為了增大結(jié)面積，提高泄放電流的能力，而又不會(huì)明顯增加結(jié)電容。

圖6 抗靜電保護(hù)電路版圖

■4.3 工藝仿真

圖7是低電容TVS結(jié)構(gòu)一個(gè)通道的剖面圖，對(duì)應(yīng)圖2中的原理圖，二極管D1是由N-外延層、P+襯底和P型隔離形成的PN結(jié)構(gòu)成。二極管D2是由P+注入和N-外延層形成的PN結(jié)構(gòu)成，T1是由N++埋層和P+襯底之間的PN結(jié)構(gòu)成。

僅僅對(duì)電路進(jìn)行SPICE仿真是遠(yuǎn)遠(yuǎn)不夠的，接下來我們采用TCAD軟件對(duì)圖7中的結(jié)構(gòu)對(duì)進(jìn)行實(shí)際工藝制作流程仿真，主要采用摻硼襯底中進(jìn)行砷埋層注入后生長(zhǎng)外延層。多通道（即I/O端口）對(duì)GND之間的TVS即依靠砷埋層與襯底之間的齊納二極管實(shí)現(xiàn)，仿真代碼如下：

圖7 低電容TVS結(jié)構(gòu)縱向剖面示意圖

即襯底濃度取1E18/cm3，砷埋注入選擇劑量7E15cm-2，能量100Kev。仿真擊穿電壓和擊穿之前的漏電流如圖8和圖9所示。

圖8 低電容TVS器件IO端口擊穿電壓仿真圖

放大圖8，根據(jù)仿真結(jié)果，I/O端口實(shí)際擊穿電壓為9.57V，滿足設(shè)計(jì)要求。在IO端口擊穿之前，IO端口的漏電流為pA級(jí)別（數(shù)值非常小，即幾乎無漏電），IO端口漏流滿足設(shè)計(jì)要求，具體如圖9所示。

圖9 IO端口擊穿曲線擊穿點(diǎn)局部放大

5 設(shè)計(jì)總結(jié)

■5.1 版圖設(shè)計(jì)要求

為了滿足電路設(shè)計(jì)，版圖設(shè)計(jì)時(shí)應(yīng)注意以下事項(xiàng)：

（1）所有層次盡可能地不能出現(xiàn)垂直拐角，而應(yīng)保持一定的弧度，以保證良好的擊穿特性；

（2）埋層與隔離之間的間距應(yīng)保持足夠的距離；

（3）為后續(xù)劃片，版圖中的芯片邊界須做PAD刻蝕處理。

■5.2 工藝要求

為了滿足電路設(shè)計(jì)，工藝設(shè)計(jì)時(shí)參考以下數(shù)據(jù)：

（1）晶圓襯底參數(shù)選取0.014Ω·cm～0.02Ω·cm；

（2）NBL埋層的濃度應(yīng)該為：1E15cm-3；

（3）N-型外延參數(shù)為：30Ω·cm，厚度為10μm。

■5.3 關(guān)鍵工藝難點(diǎn)

在整個(gè)設(shè)計(jì)中，主要的工藝難點(diǎn)為：埋層注入后，在后續(xù)加工過程中多次的高溫長(zhǎng)時(shí)間退火工序，會(huì)給埋層濃度帶來降低的風(fēng)險(xiǎn)，因此初始注入劑量應(yīng)適當(dāng)加量，并逐步試驗(yàn)出合適的劑量。

TVS器件主要為體擊穿才能保證良好的電流能力，因此真正的擊穿點(diǎn)應(yīng)該為N型埋層與襯底之間的縱向方向，但是在實(shí)際過程中，往往由于埋層注入后隨著高溫長(zhǎng)時(shí)間的多次工序介入，會(huì)帶來埋層的橫向擴(kuò)散非常嚴(yán)重，如果最終埋層與隔離之間的間距小于實(shí)際擊穿所需的耗盡層寬度，該TVS器件則首先發(fā)生在橫向部分，大大降低過電流能力。因此在版圖處理時(shí)，需要保證N型埋層與PBL+PISO之間的間距足夠大。

6 結(jié)束語

完成電路設(shè)計(jì)和版圖設(shè)計(jì)之后，經(jīng)過仿真驗(yàn)證，技術(shù)指標(biāo)滿足設(shè)計(jì)要求。

由于電路的IO端口電容比較小，1pF以下，為了減小封裝硅鋁絲引線帶入的寄生電容，在最終電路產(chǎn)品封裝時(shí)，建議采用無引線小管殼封裝，比如DFN或者SON的封裝形式。我們?yōu)榱私档统杀咀罱K采用了SOT-23塑料封裝，見圖10。

圖10 電路封裝尺寸