一種面向基于閃存的脈沖卷積神經(jīng)網(wǎng)絡(luò)的模擬神經(jīng)元電路

顧曉峰 劉彥航 虞致國* 鐘嘯宇 陳 軒 孫 一 潘紅兵

①(江南大學(xué)物聯(lián)網(wǎng)技術(shù)應(yīng)用教育部工程研究中心電子工程系 無錫 214122)

②(南京大學(xué)電子科學(xué)與工程學(xué)院 南京 210023)

1 引言

近年來，基于閃存(Flash)、阻變存儲器(Resistive Random Access Memory, RRAM)等非易失性器件和存算一體(Computing In Memory, CIM)網(wǎng)絡(luò)技術(shù)的神經(jīng)網(wǎng)絡(luò)打破了傳統(tǒng)馮諾依曼體系架構(gòu)“存儲墻”的限制，在圖像識別、圖片分類和語音識別等領(lǐng)域展示出了強大的計算能力，甚至具備了超越人腦的準(zhǔn)確性[1-3]。與RRAM等技術(shù)[4-6]相比，F(xiàn)lash可以通過成熟的互補金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor, CMOS)工藝進(jìn)行制造，促進(jìn)了器件陣列與外圍CMOS電路的大規(guī)模集成[7]。典型的基于Flash的卷積神經(jīng)網(wǎng)絡(luò)(Convolution Neural Network, CNN)[8,9]利用兩個器件的跨導(dǎo)差值存儲一個帶符號的權(quán)重數(shù)據(jù)，二進(jìn)制數(shù)字輸入通過數(shù)模轉(zhuǎn)換器(Digital to Analog Converter, DAC)轉(zhuǎn)換為模擬電壓輸入陣列。乘法運算和加法運算分別利用歐姆定律和基爾霍夫電流定律實現(xiàn)，采用模數(shù)轉(zhuǎn)換器(Analog to Digital Converter, ADC)、數(shù)字邏輯控制電路(logic)、寄存器在數(shù)字域完成滑動操作，將前一層的模擬輸出轉(zhuǎn)換為下一層的二進(jìn)制輸入。因此，在大規(guī)模CNN中，為了完成模擬數(shù)據(jù)的傳遞，需要大量的ADC、寄存器等外圍模擬、數(shù)字電路，在這種情況下，這些陣列外圍電路占據(jù)著大量的硬件成本及功耗[10,11]，這成為提高卷積神經(jīng)網(wǎng)絡(luò)能效比的突破點之一。

在此基礎(chǔ)上，研究人員借鑒人腦中神經(jīng)元的工作模式，提出了基于脈沖進(jìn)行數(shù)據(jù)傳輸?shù)拿}沖神經(jīng)網(wǎng)絡(luò)(Spiking Neural Network, SNN)[12]和脈沖卷積神經(jīng)網(wǎng)絡(luò)(Spiking Convolutional Neural Network,SCNN)[13-15]。網(wǎng)絡(luò)中的層間數(shù)據(jù)信息通過脈沖信號(0/1)進(jìn)行編碼、輸入和輸出，可以省去大量的ADC和DAC。目前SNN的訓(xùn)練主要通過類似于生物學(xué)的無監(jiān)督學(xué)習(xí)規(guī)則實現(xiàn)，難以支持復(fù)雜的實際應(yīng)用，而SCNN則可以兼顧C(jī)NN訓(xùn)練方式簡單和SNN功耗低的優(yōu)點，得到了大量的關(guān)注和研究。

SNN和SCNN中的脈沖神經(jīng)元根據(jù)建模種類不同，分為漏積分發(fā)放(Leaky Integrate-and-Fire,LIF)神經(jīng)元和積分發(fā)放(Integrate-and-Fire, IF)神經(jīng)元，但是在SCNN中，LIF模型的電荷泄漏過程會延長神經(jīng)元膜電位到達(dá)閾值電壓的時間，降低網(wǎng)絡(luò)的速度和精度。

目前，針對基于Flash的SCNN神經(jīng)元模擬硬件實現(xiàn)的報道較少，只對積分發(fā)放和復(fù)位功能進(jìn)行了模擬設(shè)計，沒有完整的從電壓箝位到電流讀出減法再到電流積分發(fā)放的功能設(shè)計，同時大多數(shù)模擬設(shè)計沒有考慮低電流讀出時的速度問題以及泄放到零的復(fù)位方式所帶來的信息丟失問題。因此，本文面向基于Flash的SCNN設(shè)計了一種IF型模擬神經(jīng)元電路，電路具備完整的電壓箝位、電流讀出減法和積分發(fā)放功能，并且針對上述問題，提出一種大幅提高電流讀出速度和讀出范圍的方法，以及一種新型脈沖神經(jīng)元復(fù)位方法，并進(jìn)行了硬件實現(xiàn)。

2 基于Flash的SCNN

圖1為基于Flash的SCNN工作示意圖，權(quán)重信息通過兩個Flash器件的跨導(dǎo)差值進(jìn)行存儲，存儲同一權(quán)重的兩個Flash器件的柵極連接同一條字線(Word Line, WL)、源極(Source Line, SL)接固定電壓，漏極連接同一條位線(Bit Line, BL)并被箝位在固定電壓。輸入信息通過脈沖編碼輸入到WL上，當(dāng)WL上信號是高電平時，在BL端會產(chǎn)生一個大小為

的單位電流，其中，μ是Flash器件的遷移率，Cox是其柵氧電容，W, L分別是其寬、長，VTH是其閾值電壓。當(dāng)WL上信號是低電平時，不會產(chǎn)生電流，通過基爾霍夫定律，在BL端輸出累加電流

其中，n是卷積運算中權(quán)重的數(shù)量，然后將相鄰BL的累加電流相減得到差分電流

以此完成輸入數(shù)據(jù)與權(quán)重的乘加運算。由于ΔVTHi是帶符號的，所以Isub可能為正值或者負(fù)值。最后對Isub進(jìn)行積分，當(dāng)在積分周期結(jié)束時刻t時，積分電壓(Vintg)達(dá)到所設(shè)脈沖發(fā)放閾值電壓(Vth)時，神經(jīng)元電路輸出高電平，表現(xiàn)為發(fā)放脈沖，神經(jīng)元復(fù)位。相反，當(dāng)Vintg未達(dá)到所設(shè)脈沖發(fā)放閾值電壓Vth時，神經(jīng)元不發(fā)放脈沖信號，積分電壓進(jìn)行保持，并在下一個積分周期t～t+T內(nèi)繼續(xù)積分。

傳統(tǒng)的模擬神經(jīng)元電路如圖1所示，由運放、電阻和電容組成的RC積分電路對輸出電壓信號Vvmm進(jìn)行積分，然后通過比較器進(jìn)行電壓比較，發(fā)放脈沖信號。然而Vvmm如何產(chǎn)生以及是否支持正負(fù)電流積分并沒有論及。文獻(xiàn)[16]提出了一種正負(fù)電流減法電路，但是減法線性度較差，在此基礎(chǔ)上，文獻(xiàn)[17]進(jìn)行了改進(jìn)，采用了cascode結(jié)構(gòu)，但是未考慮低電流時讀出速度慢以及低積分電壓時的cascode不飽和問題。

圖1 基于Flash的SCNN

文獻(xiàn)[15,16]中提出的神經(jīng)元電路在發(fā)放脈沖后均通過與電容并聯(lián)的開關(guān)將積分電位泄放到0，Vintg表達(dá)式為

然而，該復(fù)位方式會帶來一個問題：若積分周期后，Vintg遠(yuǎn)遠(yuǎn)高于Vth，此時若將電壓泄放到零則會造成電荷的過度泄放，導(dǎo)致信息的丟失，降低脈沖發(fā)射率?，F(xiàn)考慮一種極限情況，若在某一個積分周期結(jié)束時，Vintg略低于Vth，此時神經(jīng)元不會輸出脈沖，然而下一個積分周期中Isub為滿量程輸出，那么該積分周期結(jié)束時，Vintg≈2Vth，若此時仍然將積分電壓泄放到零，那么幾乎會造成一個滿量程信息的丟失。并且隨著計算的不斷進(jìn)行，這種丟失信息的情況會越來越多，嚴(yán)重影響神經(jīng)網(wǎng)絡(luò)的準(zhǔn)確率。

3 本文所提IF型模擬神經(jīng)元電路

根據(jù)第1,2節(jié)對SCNN及外圍模擬電路的分析，本文提出一種IF型模擬神經(jīng)元電路，如圖2所示，包括：(1)位線箝位單元，負(fù)責(zé)為Flash位線提供穩(wěn)定的箝位電壓；(2)電流讀出減法單元，負(fù)責(zé)對BL端輸出電流進(jìn)行快速讀出并將相鄰BL端的電流相減，得到差分電流；(3)脈沖神經(jīng)元，負(fù)責(zé)對差分電流進(jìn)行積分累加，并在達(dá)到一定條件時發(fā)放脈沖，并固定泄放一個閾值電壓。

3.1 電流快速讀出減法單元

模擬神經(jīng)元電路中電流讀出減法單元的電路架構(gòu)如圖2左邊虛框所示，CELLP和CELLN是存儲同一個權(quán)重的兩個Flash器件，箝位單元負(fù)責(zé)將器件的位線電壓箝位在固定電壓Vref，EN為讀出使能信號，當(dāng)信號為低電平時，M1和M8導(dǎo)通，M2, M3,M9, M10被關(guān)斷，此時讀出減法單元功耗為零。當(dāng)使能有效后，M1和M8關(guān)斷，電路進(jìn)入讀出模式。陣列內(nèi)部經(jīng)過運算后，在CELLP和CELLN的BL端分別輸出電流Icellp和Icelln，電流讀出減法電路負(fù)責(zé)將Icellp和Icelln進(jìn)行讀出和減法。其中，M2～M5和偏置電壓Vb組成的P型共源共柵電流鏡將Icellp進(jìn)行讀出，產(chǎn)生電流Icellp＇, M9～M12和Vb組成的P型共源共柵電流鏡和M15～M18組成的N型共源共柵電流鏡將Icelln進(jìn)行讀出，產(chǎn)生電流Icelln＇。然后在S點根據(jù)基爾霍夫電流定律產(chǎn)生差分電流

圖2 IF型模擬神經(jīng)元電路

M17與M18的源極接負(fù)電源電壓VSS，目的是確保M15～M18始終處于飽和區(qū)，保證電流讀出的精度。同時，保證Isub不論為正值或是負(fù)值都可以被準(zhǔn)確讀出，防止出現(xiàn)信息丟失的情況。單元中電流鏡均采用共源共柵結(jié)構(gòu)，輸出阻抗較高，提高電流減法的線性度。

考慮到實際工作中，神經(jīng)網(wǎng)絡(luò)稀疏性較大，陣列輸出電流Icellp, Icelln較小，讀出速度較慢。為了解決低電流的讀出速度問題，增加了一條電流旁路，以提高電流讀出的速度。通過M7,M14來提供旁路電流Ibp和Ibn，柵極接P型電流鏡中的偏置電壓Vb，漏極與存儲單元位線端相連，源極接地，因為M7, M14的3端電壓均相等，所以

因此，通過增加支路上流過的電流，使支路寄生電容充放電速度加快，提高低電流時的讀出速度，進(jìn)而提高讀出電路的讀出范圍。

在S節(jié)點

通過以上分析，該設(shè)計具有以下5個優(yōu)點：

(1)加入旁路電流，可以提高電流的讀出速度和讀出范圍；

(2)增加的偏置電流可以在電流減法時減去，不會影響電流減法的精度；

(3)可以避免引入帶隙基準(zhǔn)電流源帶來的額外面積和功耗開銷；

(4)雖然未引入帶隙基準(zhǔn)電流源電路，但是由于M7和M14的3端電壓均是相等的，因此兩個MOS管提供的旁路電流幾乎是相等的，在提高電流讀出速度和讀出范圍的同時，保證了電流減法的精度；

(5)可以根據(jù)實際陣列電流的讀出范圍和電路的功耗要求設(shè)計M7,M14的寬長比，與帶隙基準(zhǔn)電路相比，調(diào)節(jié)更加方便。

3.2 高精度位線箝位單元

從第2節(jié)可知，代表陣列運算結(jié)果的BL端輸出電流與位線電壓成正比，所以需要箝位單元精確穩(wěn)定BL端電壓。

本文所提箝位單元利用運放對位線進(jìn)行箝位，電路結(jié)構(gòu)如圖3所示。

圖3 位線箝位單元

考慮到電流的高速讀出和位線電壓的精準(zhǔn)箝位，舍棄了兩級放大運放結(jié)構(gòu)，采用1級套筒式結(jié)構(gòu)和M10組成的源跟隨反饋結(jié)構(gòu)進(jìn)行箝位。

同時，由于BL端電壓在工作時箝位在Vref，因此Q點電壓與讀出電流Icell的大小相關(guān)，設(shè)計時通過適當(dāng)增加M10管的寬長比，可以減弱Q點電壓的波動幅度，進(jìn)一步提高箝位電壓的穩(wěn)定性。

3.3 固定泄放閾值電壓的脈沖神經(jīng)元

本文所提脈沖神經(jīng)元電路結(jié)構(gòu)如圖2右邊虛框所示，Cintg為積分電容，RESET為復(fù)位信號，ENINTG為積分使能信號，在積分周期結(jié)束后，M21～M27組成的動態(tài)鎖存比較器將積分電壓Vintg與閾值電壓Vth進(jìn)行比較，ENCOMP為比較器比較使能信號。當(dāng)ENCOMP為高電平時，比較器處于復(fù)位階段，輸出信號OUTCOMP為低電平，當(dāng)ENCOMP處于下降沿時，比較器對Vintg和Vth進(jìn)行比較，由于動態(tài)鎖存比較器功耗很低，所以適用于神經(jīng)網(wǎng)絡(luò)這種低功耗的應(yīng)用場景。M39為電壓泄放開關(guān)。

為了解決第2節(jié)提到的信息丟失問題，將脈沖神經(jīng)元復(fù)位方式由直接泄放到地優(yōu)化為通過泄放電流Ileak進(jìn)行泄放，在復(fù)位階段僅令Vintg泄放一個閾值電壓Vth。Ileak由M28～M33、電阻R1組成的3支路基準(zhǔn)電流源和M34～M38組成的電流鏡產(chǎn)生，其中，M37,M38源極接負(fù)電源電壓VSS，以保證電流鏡的復(fù)制精度。

脈沖神經(jīng)元電路工作時序如圖4所示：在初始復(fù)位階段，RESET信號有效，釋放掉Cintg上的殘余電荷。在積分階段，信號ENINTG置高，置高時間即積分時長，通過Cintg對差分電流Isub進(jìn)行積分，電容上級板積分電壓變化量為

圖4 脈沖神經(jīng)元工作時序

其中，Tintg為積分時長，C為積分電容Cintg的值。積分結(jié)束后，比較器比較使能信號ENCOMP由高電平下降為低電平，進(jìn)行電壓比較，若Vintg≥Vth，比較器輸出OUTCOMP翻轉(zhuǎn)為高電平，發(fā)放脈沖，同時，電壓泄放開關(guān)M39導(dǎo)通，Cintg極板電荷以Ileak的速度進(jìn)行泄放，Vintg表達(dá)式為

其中，Tleak為ENCOMP信號低電平持續(xù)時間，即泄放時長。通過調(diào)整R1和Tleak的大小，使得

因此，在復(fù)位階段不會泄放掉多余的電荷，防止出現(xiàn)信息丟失的情況，提高神經(jīng)網(wǎng)絡(luò)的精度，相反，如果Vintg＜Vth，積分電壓保持，不發(fā)放脈沖。

4 后仿真、測試結(jié)果及分析

4.1 電路后仿、芯片測試結(jié)果及分析

模擬神經(jīng)元采用55 nm CMOS工藝進(jìn)行電路設(shè)計、流片測試，圖5為電路版圖，面積為0.0042 mm2。其中Ⅰ是電路中的泄露電流產(chǎn)生電路，Ⅱ是電壓箝位、電流讀出減法和積分發(fā)放電路，其中Cintg是積分電容，采用工藝庫中溫度系數(shù)低、精度高的MOM電容。

圖5 模擬神經(jīng)元電路版圖

使用Keysight E3631A型電壓源、B2902B數(shù)字源表以及FPGA開發(fā)板等儀器和設(shè)備對芯片性能進(jìn)行測試，圖6是芯片測試板照片。

圖6 模擬神經(jīng)元電路測試板

電路的電流讀出速度、脈沖神經(jīng)元功能等動態(tài)特性通過后仿測得，考慮到神經(jīng)元電路易受工藝角、溫度等條件的影響，所以主要針對以下3種條件進(jìn)行后仿：tt與25°C(經(jīng)典)，ss與80°C(最慢)，ff與-20°C(最快)。位線箝位精度、電流減法線性度等靜態(tài)特性通過芯片測試板進(jìn)行測試。

圖7為電路在tt與25°C條件下0～20 μA電流輸出范圍內(nèi)電流讀出速度的后仿波形圖，其中紅色曲線為增加旁路電流時的結(jié)果，藍(lán)色曲線為未增加旁路電流的結(jié)果，可以看出，在輸出電流為0 μA時讀出時間從80 ns縮短到22 ns，讀出速度提升了263.6%，在輸出電流為20 μA時讀出時間從40 ns縮短到20 ns，讀出速度提升了100%。

圖7 電流讀出時間后仿波形圖

其余PVT條件下的電流讀出時間如表1所示，在ss與80°C條件下，電流讀出速度最慢，在ff與-20°C條件下，電流讀出速度最快，通過分析推斷ss與80°C時，旁路電流最小，導(dǎo)致電流讀出速度最慢。相反，在ff與-20°C時，旁路電流最大，電流讀出速度最快。

表1 電流讀出時間(ns)

位線箝位電壓誤差的測試結(jié)果如圖8所示，在0～20 μA電流輸出范圍內(nèi)，箝位電壓誤差小于0.2 mV，整體波動范圍小于0.4 mV。

圖8 位線箝位電壓誤差測試結(jié)果

位線箝位電壓誤差的測試結(jié)果與仿真結(jié)果對比如表2所示，誤差基本一致，推斷實際制造偏離了tt工藝角，仿真在ff與-20°C時誤差最小，分析此時MOS管跨導(dǎo)最大，運放增益最大，同時Q點電壓波動最小，導(dǎo)致箝位電壓誤差變小。

表2 位線箝位電壓誤差(mV)

為了測試電流讀出減法的線性度，分別令相鄰兩條BL輸出電流I+, I-按照以下兩種情況變化：(1)I-=0 μA, I+從0～20 μA線性變化；(2)I+=0 μA, I-從0～20 μA線性變化，通過測試差分電流Isub(I+-I-)的誤差ΔIsub計算電流讀出減法的線性度，結(jié)果如圖9所示，在情況(1)下電流減法線性度可達(dá)99.9%，在情況(2)下電流減法線性度可達(dá)99.95%，表明3.1節(jié)所提出的加入旁路電流的方法幾乎不會影響電流減法的精度。電流減法線性度測試結(jié)果與PVT后仿結(jié)果對比如表3所示，相對偏差較小，基本符合后仿結(jié)果。

表3 電流減法誤差(nA)

圖9 電流讀出減法誤差測試結(jié)果

綜上所述，電路中箝位單元和電流讀出減法單元在0～20 μA的電流輸出范圍內(nèi)具有良好的精度、速度和穩(wěn)定性等性能。

根據(jù)圖4設(shè)計的工作時序?qū)γ}沖神經(jīng)元進(jìn)行后仿，如圖10(a)所示，神經(jīng)元可以在積分窗口內(nèi)實現(xiàn)對正負(fù)差分電流的積分，表現(xiàn)為積分電壓Vintg的上升和下降，并且當(dāng)積分電壓達(dá)到所設(shè)脈沖發(fā)放閾值電壓Vth(100 mV)時，比較器輸出翻轉(zhuǎn)為高電平，發(fā)放脈沖，并且在復(fù)位階段，積分電壓通過泄放電流固定下降一個Vth(99.8 mV)，符合3.3節(jié)提出的泄放方式。PVT仿真結(jié)果如圖10(b)所示，電路功能正常，但是積分電壓出現(xiàn)了偏差，分析是積分電容受到了PVT條件的影響，容值發(fā)生了變化。

本文所提IF型模擬脈沖神經(jīng)元電路與國內(nèi)外相關(guān)研究的對比如表4所示。

表4 模擬神經(jīng)元性能總結(jié)以及與相關(guān)文獻(xiàn)模擬神經(jīng)元對比

4.2 SCNN識別準(zhǔn)確率測試結(jié)果及分析

為測試模擬神經(jīng)元電路性能對SCNN識別準(zhǔn)確率的影響，選取了兩種經(jīng)典神經(jīng)網(wǎng)絡(luò)LeNet和AlexNet分別對MNIST數(shù)據(jù)集和CIFAR-10數(shù)據(jù)集進(jìn)行識別率測試。

對箝位電路、電流讀出減法電路和所實現(xiàn)的復(fù)位方式進(jìn)行模型搭建，將模型帶入到網(wǎng)絡(luò)算法中進(jìn)行測試，兩種網(wǎng)絡(luò)的測試結(jié)果分別如圖11(a)和圖12(a)所示，兩圖中紅色曲線為理論模型(未考慮誤差)，泄放到零模式下的識別率測試曲線；黑色曲線為電路誤差模型，泄放到零模式下的測試曲線；藍(lán)色曲線為電路誤差模型，固定泄放閾值電壓模式下的測試曲線?？v軸是識別準(zhǔn)確率，橫軸是網(wǎng)絡(luò)的運行結(jié)束時間參數(shù)。圖10(b)和圖12(b)是測試結(jié)果局部放大圖。從紅色和黑色曲線對比可以看出，與理想模型相比，模擬神經(jīng)元電路的誤差對網(wǎng)絡(luò)識別準(zhǔn)確率并未產(chǎn)生明顯影響，僅有0.2%～0.3%的下降，在可接受范圍之內(nèi)。而從藍(lán)色與黑色曲線可以看出，與直接泄放到0的復(fù)位方式相比，泄放固定電壓的復(fù)位方式令LeNet對MNIST的識別率上升了1.4%，圖12中，AlexNet對CIFAR-10的識別率則上升了38.8%，均表現(xiàn)出了上升行為，表明泄放固定電壓的復(fù)位方式在一定程度上保證了信息的完整度，提升了SCNN的識別準(zhǔn)確率。由于兩種網(wǎng)絡(luò)的權(quán)重位數(shù)等參數(shù)一致，因此分析推斷上升幅度的差別主要是由于兩種網(wǎng)絡(luò)的脈沖發(fā)放閾值電壓參數(shù)設(shè)置相差較大，AlexNet所設(shè)閾值電壓較小，脈沖發(fā)放頻率高，信息丟失量越大，采用新型復(fù)位方式后的識別率上升效果也就越明顯。

圖10 脈沖神經(jīng)元仿真結(jié)果

圖11 LeNet對MNIST數(shù)據(jù)集的識別準(zhǔn)確率測試結(jié)果

圖12 AlexNet對CIFAR-10數(shù)據(jù)集的識別準(zhǔn)確率測試結(jié)果

4.3 設(shè)計參數(shù)考量與分析

權(quán)重位數(shù)：考慮到網(wǎng)絡(luò)權(quán)重位數(shù)的增加會提高對模擬電路的精度要求，電路誤差對神經(jīng)網(wǎng)絡(luò)的識別率的影響也更加明顯，因此評估了不同權(quán)重位數(shù)下電路模型對網(wǎng)絡(luò)識別率的影響。圖13(a)給出了LeNet權(quán)重位數(shù)與MNIST識別率的關(guān)系，圖中黑色曲線是理想模型，紅色曲線是誤差模型?？梢钥闯?，理想模型下電路的識別率在4 bit時達(dá)到最高，隨著位數(shù)的增加，識別率不再有明顯上升。而誤差模型下，識別率在4 bit時達(dá)到峰值，說明在此之前位數(shù)對網(wǎng)絡(luò)識別率的影響大于電路誤差的影響，而隨著位數(shù)的不斷增加，電路誤差的影響逐漸明顯。

圖13 采用不同權(quán)重位數(shù)與電容偏差的LeNet對MNIST數(shù)據(jù)集識別準(zhǔn)確率測試結(jié)果

電容偏差：通過脈沖神經(jīng)元的PVT仿真結(jié)果可以看出，積分電容值易受制造工藝偏差的影響，一般情況下，電容工藝偏差在20%以內(nèi)。圖13(b)表示電容偏差與LeNet識別準(zhǔn)確率的關(guān)系，電容偏差越大，識別率下降越嚴(yán)重。因為電容值會直接影響積分電壓的變化量，進(jìn)而影響脈沖的發(fā)放頻率。

5 結(jié)論

本文采用55 nm CMOS工藝提出了一種面向基于Flash的SCNN的IF型模擬神經(jīng)元電路，電路實現(xiàn)了位線箝位、電流讀出減法和積分發(fā)放功能。同時提出一種提高電流讀出范圍和讀出速度的方法，并且在傳統(tǒng)神經(jīng)元的基礎(chǔ)上增加了泄放固定閾值電壓復(fù)位功能，保證了信息數(shù)據(jù)的完整性。電路后仿真結(jié)果表明，在20 μA電流輸出時，讀出速度提升了100%，在0 μA電流輸出時，讀出速度提升了263.6%，脈沖神經(jīng)元積分和復(fù)位功能正常。流片測試結(jié)果顯示，在0～20 μA電流輸出范圍內(nèi)，箝位電壓誤差小于0.2 mV，整體波動范圍小于0.4 mV，電流減法線性度可達(dá)到99.9%，與后仿真結(jié)果基本一致。將模擬神經(jīng)元電路行為進(jìn)行模型搭建并通過SCNN算法測試，結(jié)果顯示，電路誤差對神經(jīng)網(wǎng)絡(luò)準(zhǔn)確率的影響在可接受范圍內(nèi)，同時提出的新型復(fù)位方式可以提高識別準(zhǔn)確率。以上結(jié)果表明神經(jīng)元電路功能完整并且具有優(yōu)良的性能，為高性能SCNN陣列外圍神經(jīng)元電路設(shè)計提供了實用的模擬硬件實現(xiàn)方案。