利用多路選擇器熵源的高移植性輕量級(jí)物理不可克隆函數(shù)研究

姚 亮 梁華國(guó) 楊世豪 章 宏 魯迎春

(合肥工業(yè)大學(xué)微電子學(xué)院 合肥 230009)

1 引言

隨著芯片克隆技術(shù)的發(fā)展，諸如只讀存儲(chǔ)器(Read Only Memory, ROM)中的特征信息很容易通過逆向工程、微檢測(cè)技術(shù)等物理攻擊手段被截取和復(fù)制，導(dǎo)致出現(xiàn)越來(lái)越多的克隆芯片。物理不可克隆函數(shù)(Physical Unclonable Function, PUF)電路通過提取芯片器件制造過程中的工藝偏差和布局布線差異來(lái)產(chǎn)生唯一身份認(rèn)證，可以作為芯片指紋識(shí)別的合法身份認(rèn)證[1]。PUF電路在安全性和不可克隆性上具有很好的優(yōu)勢(shì)，能夠有效抵抗物理攻擊，不易被復(fù)制，因此PUF電路正逐漸應(yīng)用于芯片指紋生成領(lǐng)域[2,3]。

近年來(lái)，學(xué)術(shù)界和商業(yè)界出現(xiàn)了多種芯片指紋PUF電路。根據(jù)PUF電路構(gòu)成單元類型的不同，主要包括基于仲裁器的PUF電路[4,5]、基于MUX單元的環(huán)形振蕩器PUF電路[6]等的基于延遲單元的PUF電路和另一種包括SRAM PUF電路[7,8]、基于鎖存器的PUF電路[9,10]、蝶形PUF電路[11]等[12,13]的基于存儲(chǔ)的PUF電路。根據(jù)以往研究可知，PUF電路的唯一性主要取決于PUF對(duì)工藝變化和布局布線差異的敏感性，而穩(wěn)定性主要取決于PUF對(duì)溫度、電源電壓等環(huán)境條件變化的容忍性。美中不足的是，上述文獻(xiàn)中的PUF電路均不能同時(shí)具有良好的唯一性和穩(wěn)定性。與基于延遲類的PUF電路相比，基于存儲(chǔ)的PUF電路的唯一性更好，由于如SRAM的存儲(chǔ)單元對(duì)工藝變化更敏感。而且，基于SRAM的PUF電路對(duì)溫度變化具有很高的容忍性。

在最為前沿的基于FPGA平臺(tái)PUF研究，僅利用查找表(Look Up Table, LUT)的工藝差異作為PUF熵源，實(shí)現(xiàn)較為復(fù)雜[14,15]。本文打破常規(guī)LUT設(shè)計(jì)方案，提出了使用MUX作為PUF熵的方案。針對(duì)PUF電路面積開銷大、資源消耗形式多樣化的問題，提出了一種基于MUX單元的新型輕量級(jí)M_SR PUF電路。通過在 Xilinx FPGA 中配置MUX單元構(gòu)成延遲門單元，實(shí)現(xiàn)M_SR PUF。本文的主要貢獻(xiàn)如下：

(1)高對(duì)稱性的M_SR PUF單元是通過“硬宏”實(shí)現(xiàn)的，電路實(shí)現(xiàn)比較簡(jiǎn)單；

(2)M_SR PUF在Xilinx的Virtex-6，Virtex-7和Kintex-7多系列FPGA上實(shí)現(xiàn)，可以在廣泛的環(huán)境變化(溫度：0°C ～80°C；電壓：0.8～1.2 V)中更穩(wěn)定地工作；

(3) 在Xilinx的3個(gè)系列FPGA上實(shí)現(xiàn)M_SR PUF，在Virtex-6，Virtex-7和Kintex-7上分別獲得50.423%, 49.902%和 50.051%的唯一性。此外，本文提出的M_SR PUF單元具有開銷低的特點(diǎn)，僅消耗4個(gè)MUX和2個(gè)DFF，為輕量級(jí)芯片身份認(rèn)證提供一種新的策略。

本文的其余部分安排如下：第2節(jié)介紹了一種傳統(tǒng)的基于FPGA的延遲 PUF 設(shè)計(jì)。第3節(jié)介紹了基于MUX單元的M_SR PUF的設(shè)計(jì)。第4節(jié)是對(duì)實(shí)驗(yàn)結(jié)果的分析，分析了可靠性、唯一性和均勻性、位翻轉(zhuǎn)率、隨機(jī)性等性能指標(biāo)。最后，在第5節(jié)得出結(jié)論。

2 相關(guān)工作

基于FPGA的PUF電路，需要仔細(xì)設(shè)計(jì)以確保其能夠很好地量化制造后的器件實(shí)際工藝變化。在基于FPGA的PUF中，通常首選RO-PUF[16,17]和SR PUF[8,18,19]。圖1顯示了一個(gè)傳統(tǒng)的RO-PUF[6]，它通過測(cè)量RO的自振蕩回路的延遲來(lái)突出工藝制造變化。根據(jù)連接到兩個(gè)不同環(huán)形振蕩器的兩個(gè)計(jì)數(shù)器值之間的差異，在輸出端生成邏輯1或邏輯0。由于制造工藝的變化，不同環(huán)形振蕩器間的頻率會(huì)發(fā)生變化，可以通過比較環(huán)形振蕩器的頻率差來(lái)間接完成，以產(chǎn)生PUF響應(yīng)?；贔PGA的RO PUF可以實(shí)現(xiàn)更好的唯一性和可靠性，但其對(duì)硬件資源的利用率較低，難以應(yīng)用于輕量級(jí)物聯(lián)網(wǎng)設(shè)備[15]。

圖1 傳統(tǒng)RO PUF

因此，具有輕量級(jí)特性的SR PUF受到青睞，即可以使用兩個(gè)NOR或NAND門來(lái)實(shí)現(xiàn)通用SR鎖存器。在多種類型的FPGA中，門是通過查找表(LUT)[14,17,20,21]實(shí)現(xiàn)的。因此，使用NOR或NAND門實(shí)現(xiàn)電路沒有區(qū)別，盡管它們的行為不同。圖2顯示了一個(gè)基于NAND的SR鎖存器[8]，當(dāng)輸入信號(hào)EN為低電平“0”時(shí)，SR鎖存器處于“強(qiáng)制”穩(wěn)定狀態(tài)，輸出Q和Q*均為“1”。如果EN變高，SR鎖存器將處于亞穩(wěn)態(tài)。理論上，SR鎖存器會(huì)在其亞穩(wěn)態(tài)下無(wú)休止的振蕩。但是，由于制造工藝的差異，兩個(gè)與非門的延遲略有不同，導(dǎo)致其中一個(gè)具有更強(qiáng)的反饋(延遲1或延遲2)。因此，輸出在未知時(shí)間后變得穩(wěn)定。利用這一現(xiàn)象，學(xué)術(shù)界提出了多種類型的 SR PUF[8,9,19]。

圖2 基于與非門的SR鎖存器

為了實(shí)現(xiàn)無(wú)偏的SR鎖存器，應(yīng)該考慮以下幾點(diǎn)細(xì)節(jié)。首先，有必要在輸入端使用觸發(fā)器來(lái)減少信號(hào)偏移，其次還必須在輸出端使用觸發(fā)器來(lái)平衡電容。此外，由于FPGA綜合工具中的布線優(yōu)化，互連信號(hào)存在不對(duì)稱的布線。針對(duì)文獻(xiàn)[18]，在可配置邏輯塊中實(shí)現(xiàn)SR鎖存器會(huì)導(dǎo)致PUF唯一性和可靠性較差。每個(gè)NAND門放置在單個(gè)SLICE中，SLICE放置在兩個(gè)不同的CLB中，以保證文獻(xiàn)中的對(duì)稱實(shí)現(xiàn)[22]。但是由于LUT端口的選擇比較復(fù)雜，有些端口對(duì)外部環(huán)境的變化非常敏感，導(dǎo)致PUF的可靠性不高。

本文提出了一種基于MUX單元的M_SR PUF電路。根據(jù)Xilinx數(shù)據(jù)手冊(cè)，兩輸入MUX單元的結(jié)構(gòu)是相同的，位置也相對(duì)固定[12,23]?？紤]到MUX比LUT實(shí)現(xiàn)更簡(jiǎn)單，即MUX單元結(jié)構(gòu)相同且位置固定，只需在相同數(shù)量的CLB中構(gòu)建PUF單元即可保證PUF單元的對(duì)稱性。

3 基于MUX單元的M_SR PUF設(shè)計(jì)

3.1 基于MUX單元的延遲單元

根據(jù)Xilinx官方數(shù)據(jù)手冊(cè)，作為Xilinx FPGA最豐富的可配置邏輯單元(Configurable Logic Block, CLB)，其由兩個(gè)SLICE組成，包括SLICE_L和 SLICE_M兩種類型。對(duì)于每個(gè)SLICE，包含3個(gè)多路選通器MUX，1個(gè)進(jìn)位鏈Carry4和8個(gè)D觸發(fā)器DFF等單元。通過利用CLB中的單元，可以實(shí)現(xiàn)許多組合電路。本文提出的PUF電路中的每個(gè)延遲單元都是在一個(gè)SLICE中實(shí)現(xiàn)的。根據(jù)Xilinx官方數(shù)據(jù)手冊(cè)，雙輸入MUX單元結(jié)構(gòu)一致，位置相對(duì)固定[24,25]?？紤]到MUX比LUT有更簡(jiǎn)單的實(shí)現(xiàn)方式，即MUX單元結(jié)構(gòu)相同及位置固定，能夠保證延遲單元更好的公平性，進(jìn)而得到輸出質(zhì)量較優(yōu)的PUF響應(yīng)。

本文使用MUX單元設(shè)計(jì)SR鎖存器的延遲單元，如圖3(a)所示M_NAND門設(shè)計(jì)，兩個(gè)MUX單元的輸入端口配置為“1”，“0”并級(jí)聯(lián)，片選端口作為NAND的輸入門模塊和MUX單元。該輸出作為與非門模塊的輸出，構(gòu)成基于MUX單元的與非門電路。

圖3 基于 MUX 單元的延遲門 M_NAND 設(shè)計(jì)

3.2 M_SR PUF結(jié)構(gòu)與實(shí)現(xiàn)

根據(jù) 3.1節(jié)所設(shè)計(jì)的基于MUX單元的延遲門電路，如圖4 所示，構(gòu)建了基于MUX單元的 PUF電路。對(duì)于提出的M_SR PUF，兩個(gè)延遲門M_NAND放置在兩個(gè)SLICE(相同的SLICE_L 或 SLICE_M)中。觸發(fā)器(FF1)的輸出連接到兩個(gè)延遲門M_NAND1和M_NAND2的相同輸入端in1作為鎖存器的輸入信號(hào)使能(ENE)，一個(gè)延遲門M_NAND1(或M_NAND2)的輸出反饋連接到延遲門M_NAND2(或M_N A N D 1)的輸入端i n 2，最后延遲門M_NAND1的輸出(OUT)被觸發(fā)器(FF2)鎖存，得到PUF的0/1輸出響應(yīng)(RES)。

本文采用一種響應(yīng)機(jī)制，即通過提取SR鎖存器的穩(wěn)態(tài)來(lái)產(chǎn)生PUF。首先，通過輸入信號(hào)ENE為“0”得到初始化的SR鎖存器的輸出OUT，然后通過激活ENE變?yōu)椤?”，如圖4所示，延遲門M_NAND1和M_NAND2作為SR鎖存器實(shí)現(xiàn)。當(dāng)鎖存器進(jìn)入穩(wěn)定狀態(tài)時(shí)，OUT被視為鎖存器的響應(yīng)，被FF2鎖存為PUF的輸出RES。其中獲得高質(zhì)量 PUF 響應(yīng)的關(guān)鍵是圖4 中的延時(shí)1和延時(shí)2 路徑應(yīng)嚴(yán)格對(duì)稱。MUX單元在FPGA中對(duì)稱分布，保證路徑路由的對(duì)稱性。

圖4 提出的M_SR PUF單元

采用圖5所示的延遲門布局策略，通過“硬宏”在FPGA中的同一系列SLICE上設(shè)計(jì)實(shí)現(xiàn)M_SR PUF電路(如圖5，綠色或藍(lán)色框?yàn)镾R單元)， 進(jìn)一步保證了PUF的高質(zhì)量輸出。根據(jù)上述所提出的基于MUX單元的M_SR PUF單元電路，如圖6所示的實(shí)驗(yàn)評(píng)估平臺(tái)?；谒岢龅难舆t門比較機(jī)制，通過“硬宏”實(shí)現(xiàn)一個(gè)128 bit的M_SR PUF陣列。實(shí)驗(yàn)系統(tǒng)實(shí)現(xiàn)中，通過數(shù)字時(shí)鐘管理器(Digital Clock Manager, DCM)將開發(fā)板晶振的100 MHz時(shí)鐘信號(hào)分成25 MHz觸發(fā)采樣時(shí)鐘，然后將M_SR PUF輸出位并行輸出到先進(jìn)先出存儲(chǔ)器中(First In First Out, FIFO)，最后將128 bit M_SR PUF陣列輸出流通過RS232串口傳輸?shù)絇C。

圖5 對(duì)稱比較策略

圖6 提出的 M_SR PUF 評(píng)估系統(tǒng)

4 實(shí)驗(yàn)結(jié)果與分析

本文基于硬件描述語(yǔ)言通過對(duì)所提出的M_SR PUF電路在Xilinx ML605, KC705和VC707 3種系列的FPGA上實(shí)現(xiàn)，每種系列的 FPGA 均實(shí)現(xiàn)22個(gè) 128 bit PUF 輸出。本節(jié)通過討論 PUF 響應(yīng)的灰度、空間特征、隨機(jī)性和自相關(guān)性、唯一性、可靠性、位翻轉(zhuǎn)率和資源開銷來(lái)評(píng)估所提出 PUF輸出響應(yīng)的質(zhì)量。

4.1 灰度

對(duì)于所提出的PUF電路生成的隨機(jī)流，能夠直觀地了解輸出序列的質(zhì)量，本文通過采取灰度圖像進(jìn)行顯示的方式。如圖7所示，每幅圖中水平方向?yàn)镻UF響應(yīng)輸出的128 bit，垂直方向?yàn)?2組PUF數(shù)量，其中圖7(a)、圖7(b)、圖7(c)分別為實(shí)現(xiàn)于Xilinx Virtex-6，Virtex-7，Kintex-7的輸出序列?？梢钥闯?，每組生成的128 bit序列質(zhì)量不錯(cuò)，分布比較均勻。

圖7 22×128 bit PUF 輸出序列的灰度圖

4.2 位混疊和均勻性

比特混疊和均勻性揭示了隨機(jī)序列的空間特征，其中位混疊是對(duì)相同長(zhǎng)度的多個(gè)序列的比特偏差水平的評(píng)估，而均勻性是對(duì)序列整體偏差水平的評(píng)估。 均勻性可以理解為每個(gè)PUF輸出序列中“0”和“1”的比例，位混疊可以理解為不同芯片上PUF同一比特中“0”和“1”的比例。理想下，如果位混疊和均勻性的數(shù)值為50%，表述其具有很好的空間特性。

本文將每個(gè)系列的22個(gè)PUF電路從1到22編號(hào)，從1到11的編號(hào)為均勻性組計(jì)算，其余編號(hào)組計(jì)算為位混疊。位混疊和均勻性結(jié)果如圖8所示，可以看出在Virtex-6, Virtex-7 和 Kintex-7 開發(fā)板上得到的平均位混疊值為50.07%，48.58%和49.15%，平均均勻性值分別為51.14%，49.50%和48.08%?？梢缘贸鼋Y(jié)論，所提出的 M_SR PUF生成的序列具有出色的空間特性。

圖8 序列輸出的空間特征

4.3 隨機(jī)性和自相關(guān)

隨機(jī)性是針對(duì)PUF 電路生成的隨機(jī)序列的高熵、獨(dú)立性和均勻分布的定義。也就是說(shuō)，隨機(jī)性越高，安全性越高，越難被攻擊。對(duì)于隨機(jī)性測(cè)試，通常使用美國(guó)國(guó)家標(biāo)準(zhǔn)與技術(shù)研究院(National Institute of Standards and Technology, NIST)提供的 NIST SP800-22 測(cè)試包進(jìn)行統(tǒng)計(jì)測(cè)試[26]。

本文使用的NIST測(cè)試軟件版本為STS 2.1.2。對(duì)于NIST隨機(jī)性測(cè)試，大多數(shù)子測(cè)試需要至少1M bit的輸入序列，但一些諸如頻率、塊頻率、累積和、傅里葉變換測(cè)試、序列、最長(zhǎng)運(yùn)行時(shí)間和近似熵測(cè)試子測(cè)試僅需要滿足100 bit序列長(zhǎng)度要求。NIST測(cè)試軟件的輸出是每個(gè)子測(cè)試的通過結(jié)果和評(píng)估p值(p值是NIST測(cè)試中隨機(jī)性的一個(gè)很好的量化指標(biāo)，其中p值越高，隨機(jī)性越好)。對(duì)于本文提出的M_SR PUF，實(shí)現(xiàn)于Xilinx Virtex-6 FPGA開發(fā)板上的22×128 bit隨機(jī)序列輸出NIST測(cè)試結(jié)果如圖9所示，測(cè)試結(jié)果的p值均大于指定顯著性水平0.01(圖9中紅色橫線為0.01閾值線)，輸出序列具有好的隨機(jī)性。

圖9 Xilinx Virtex-6開發(fā)板下PUF輸出序列的NIST測(cè)試

自相關(guān)意味著隨機(jī)誤差項(xiàng)的期望值之間存在相關(guān)性。相關(guān)程度由相關(guān)系數(shù)表示，根據(jù)Karl Pearson設(shè)計(jì)的統(tǒng)計(jì)指標(biāo)，如果兩個(gè)變量分別為X和Y，則相關(guān)系數(shù)定義為

且相關(guān)系數(shù)的絕對(duì)值越大，相關(guān)性越強(qiáng)，即相關(guān)系數(shù)越接近1或-1，相關(guān)性越強(qiáng)，相關(guān)系數(shù)越接近0，相關(guān)性越弱。通常，當(dāng)|ρX,Y|＜0.3時(shí)，表明兩個(gè)變量之間的相關(guān)程度很弱，可以認(rèn)為是不相關(guān)的。如圖10所示，圖10(a)，圖10(b)，圖10(c)分別為實(shí)現(xiàn)于Xilinx Virtex-6，Virtex-7，Kintex-7的輸出序列自相關(guān)測(cè)試結(jié)果。從圖中可以看出，相關(guān)系數(shù)|ρX,Y|得到的數(shù)據(jù)都在6 ×10-2以 下，|ρX,Y|≈0，說(shuō)明提出的M_SR PUF生成的隨機(jī)序列不存在自相關(guān)。

圖10 22×128 bit PUF 輸出序列的自相關(guān)測(cè)試

4.4 唯一性

唯一性是指針對(duì)多個(gè)PUF電路輸入相同的激勵(lì)后，輸出響應(yīng)之間的差異。工藝偏差作為PUF電路具有識(shí)別唯一身份能力的因素，理論上在相同的激勵(lì)下，不同PUF電路的輸出響應(yīng)值分布是獨(dú)立的，此時(shí)可以認(rèn)為PUF的響應(yīng)是唯一的。為了衡量PUF電路產(chǎn)生唯一響應(yīng)的能力，可以使用片間漢明距離來(lái)計(jì)算不同PUF電路之間的響應(yīng)差異，其中SLICE之間的漢明距離表示兩個(gè)具有相同位數(shù)的字符中包含多少個(gè)具有不同值的對(duì)應(yīng)數(shù)字。因此，對(duì)于多個(gè)PUF電路實(shí)體的唯一性計(jì)算可以通過計(jì)算多個(gè)PUF電路的成對(duì)組合的芯片片間漢明距離，并計(jì)算其平均值來(lái)獲得。具體計(jì)算公式為

其中，k是參與統(tǒng)計(jì)的芯片數(shù)量，ri是 第i個(gè)芯片的響應(yīng)，rj是第j個(gè)芯片的響應(yīng)，n是生成序列的大小，HD是漢明距離。

為了更好地表明所提出的M_SR PUF可以適應(yīng)不同系列的FPGA，依次評(píng)估了實(shí)現(xiàn)于3種Xilinx系列FPGA 的PUF輸出響應(yīng)的唯一性。如圖11所示，在Xilinx Virtex-6, Virtex-7, Kintex-7分別獲得64.541, 63.875, 64.064的平均漢明距離，即唯一性分別為50.423%, 49.902%, 50.051%。

圖11 3種系列 FPGA 實(shí)現(xiàn)的 PUF 芯片間漢明距離

4.5 可靠性

可靠性是指一個(gè)PUF電路在不同工作環(huán)境中，多次輸入相同的激勵(lì)會(huì)產(chǎn)生獨(dú)特而穩(wěn)定的響應(yīng)。對(duì)于一個(gè)理想的PUF電路，無(wú)論外界環(huán)境如何變化，一個(gè)激勵(lì)的輸入都對(duì)應(yīng)一個(gè)確定的輸出響應(yīng)。此時(shí)，可以認(rèn)為PUF電路是可靠的。在實(shí)際工作中，外界環(huán)境溫度的變化、芯片工作電壓的波動(dòng)以及其他一些環(huán)境噪聲都會(huì)影響PUF電路的可靠性，而一些PUF(如仲裁器PUF)也會(huì)在仲裁結(jié)果中出現(xiàn)亞穩(wěn)態(tài)，這會(huì)影響到PUF的可靠性。為了衡量一個(gè)PUF電路產(chǎn)生穩(wěn)定響應(yīng)的能力，需要將多個(gè)隨機(jī)激勵(lì)反復(fù)輸入到PUF電路中，并計(jì)算穩(wěn)定響應(yīng)占總響應(yīng)的比例。具體計(jì)算公式為

其中，N為參與測(cè)試的次數(shù)，ri為 第i個(gè)芯片的響應(yīng)，ri,ief為第i個(gè)芯片在不同情況下的響應(yīng)，n為輸出響應(yīng)序列的大小， HD代表漢明距離。

PUF序列是在多種電壓環(huán)境(芯片工作電壓步長(zhǎng)0.05 V, 0.8～1.2 V)和寬溫度波動(dòng)(溫度范圍從0 °C～80 °C，步長(zhǎng)20 °C)下進(jìn)行的實(shí)驗(yàn)。如圖12(a)所示，在電壓變化下，本文提出的M_SR PUF輸出序列在Virtex-6，Virtex-7和Kintex-7中的平均片上漢明距離分別為3.06, 3.11和2.5，即可靠性的量化值依次為94.879%, 94.010%, 91.884%。相對(duì)于電壓下的可靠性結(jié)果，溫度變化下的可靠性結(jié)果如圖12(b)所示，Virtex-6, Virtex-7和Kintex-7開發(fā)板分別達(dá)到97.118%，96.806%和94.861%的可靠性數(shù)值?？梢钥闯觯岢龅腗_SR PUF具有較強(qiáng)的耐溫性。

圖12 3種系類FPGA的片間漢明距離

4.6 位翻轉(zhuǎn)率

可靠性是通過在多種環(huán)境中對(duì) PUF 電路的相同輸入激勵(lì)進(jìn)行多次試驗(yàn)來(lái)測(cè)量的，反映了不同環(huán)境中的整體變化。本文還采用了針對(duì)每一位輸出響應(yīng)的位翻轉(zhuǎn)率統(tǒng)計(jì)方法來(lái)量化各種環(huán)境條件下的波動(dòng)。如圖13 所示，所提出的 M_SR PUF 在0～80 °C的寬溫度范圍內(nèi)在 Virtex-6，Virtex-7 和Kintex-7 開發(fā)板上實(shí)現(xiàn)了平均位翻轉(zhuǎn)率為 1.736%，1.910% 和 2.864%。同時(shí)，得到3.027%，3.809%和5.273%的電壓變化下的平均位翻轉(zhuǎn)率結(jié)果。進(jìn)一步的實(shí)驗(yàn)表明，提出的 M_SR PUF 具有更高的溫度耐受性。

圖13 PUF輸出響應(yīng)的位翻轉(zhuǎn)率

4.7 相關(guān)性能對(duì)比

根據(jù)前面所述，從唯一性、可靠性和位翻轉(zhuǎn)率的數(shù)據(jù)表明，本文提出的M_SR PUF具有一定的性能優(yōu)勢(shì)。如表1所示，針對(duì)實(shí)現(xiàn)平臺(tái)、唯一性和可靠性以及硬件復(fù)雜度4個(gè)方面，與相關(guān)經(jīng)典PUF研究進(jìn)行對(duì)比。可以看出，本文提出的M_SR PUF可以在各種系列的Xilinx FPGA上實(shí)現(xiàn)。且由于FPGA上MUX單元的布局是對(duì)稱的，不需要使用LUT帶來(lái)的繁瑣的手工布局和布線，因此可以實(shí)現(xiàn)更好的唯一性和可靠性，并且消耗更少的硬件資源。

表1 相關(guān)PUF的性能比較

綜上所述，本文提出的M_SR PUF單元具有開銷低的特點(diǎn)，僅消耗4個(gè)MUXs和2個(gè)DFFs，在Xilinx一系列FPGA上具有良好的可移植性。而且，所提出的M_SR PUF具有很強(qiáng)的抗干擾性和可靠性。

5 結(jié)論

本文針對(duì)PUF結(jié)構(gòu)設(shè)計(jì)資源開銷大以及實(shí)現(xiàn)技術(shù)較為復(fù)雜問題，提出了一種基于 MUX 單元的新穎M_SR PUF 結(jié)構(gòu)方案。利用Xilinx FPGA開發(fā)套件中的MUX單元結(jié)構(gòu)一致且位置固定特性，本文設(shè)計(jì)基于MUX的SR鎖存器PUF單元結(jié)構(gòu)，通過“硬宏”實(shí)現(xiàn)了128 bit M_SR PUF陣列。在多系列Xilinx FPGAs上驗(yàn)證結(jié)果表明，所提出的M_SR PUF 獲得了唯一性平均值為50.13%的輸出響應(yīng)質(zhì)量指標(biāo)，非常接近理想值50%。分析可得，所提出的M_SR PUF電路面積消耗低，每個(gè)M_SR PUF單元僅僅占用4個(gè)MUX和2個(gè)DFF，可以為輕量級(jí)物聯(lián)網(wǎng)認(rèn)證系統(tǒng)提供一種新的策略。