一種高穩(wěn)定快速響應的LDO 設計

閆冬冬,唐 威,王甲柱,張 森

(西安郵電大學 電子工程學院,陜西 西安 710121)

低壓差線性穩(wěn)壓器(Low-Dropout Regulator,LDO)作為電源管理系統(tǒng)的重要電路之一,具有低成本、低功耗、體積小、高精度等特點,成為應用最廣泛的芯片之一[1]。5G 時代已經(jīng)到來,移動通信設備快速迭代,IC 系統(tǒng)的時鐘頻率顯著提高[2],因此,作為電源管理系統(tǒng)的LDO 常需要驅(qū)動超高速的數(shù)字集成電路,其負載電流往往會在極短的時間內(nèi)變化[3-4]。這種變化要求LDO 電路對負載電流跳變引起的瞬態(tài)變化進行快速響應,并在不同負載下都有良好的頻率穩(wěn)定性[5-6]。

針對這些問題,李旭等[7]提出了一種增強型AB跟隨器以增強LDO 的瞬態(tài)響應,但此結(jié)構(gòu)是以犧牲過沖電壓為代價,在負載跳變時輸出電壓會有較大波動;Shi 等[8]利用比較器與鎖存器實現(xiàn)了LDO 的低功耗與快速響應,但過沖電壓較大,且需要占用的芯片面積較大,不利于芯片的高度集成。

本文提出了一種基于零極點追蹤電路與擺率增強電路的高穩(wěn)定快速響應LDO。使用零極點追蹤電路進行采樣并動態(tài)地對電路進行頻率補償,同時通過擺率增強電路(Slew Rate Enhancement Circuit,SRE Circuit)采樣負載電流的變化,采樣電流經(jīng)過電流鏡復制之后為功率管的柵極寄生電容快速充放電。以此實現(xiàn)高穩(wěn)定性和較大的帶寬,并提升了整體LDO 的瞬態(tài)響應。

1 傳統(tǒng)LDO 結(jié)構(gòu)

傳統(tǒng)LDO 結(jié)構(gòu)如圖1 所示,該電路由誤差放大器、緩沖器(源跟隨器)、功率管MP、反饋網(wǎng)絡、基準輸入構(gòu)成[9]。其中Vref與Vfb分別為基準電壓與反饋電壓,RESR為輸出電容Cout的等效寄生電阻,RL為負載電阻,Roa和Rbuf分別為誤差放大器和緩沖器的等效輸出阻抗,Cbuf和Cpar分別為緩沖器和功率管的柵極寄生電容,CC為密勒電容。

圖1 傳統(tǒng)LDO 電路圖Fig.1 Traditional LDO circuit diagram

對于LDO 的頻率穩(wěn)定性,基于誤差放大器有較大輸出阻抗的特性,Roa與Cbuf在A 點會產(chǎn)生一個低頻極點PA并影響環(huán)路的頻率穩(wěn)定性[10],該極點表示為:

由于Rbuf極小,在B 點產(chǎn)生的極點PB處于高頻,不會影響電路的頻率穩(wěn)定性。當電路處于輕載時,RL與MP 的輸出阻抗較大,會在功率管的輸出結(jié)點產(chǎn)生第二個低頻極點Pout。當電路存在兩個低頻極點時,輸出會因相位裕度過低而產(chǎn)生振蕩[11]。傳統(tǒng)LDO 通常引入密勒電容CC對電路進行補償,該電容將PA推向低頻,從而使其成為主極點,并將Pout推向高頻[12],改善環(huán)路的穩(wěn)定性。但是,該結(jié)構(gòu)會減小帶寬,并因為在高頻時CC形成前饋通路,產(chǎn)生一個右半平面零點表示為:

式中:gmp為MP 的跨導。在重載情況下,gmp較大,若該零點進入帶寬內(nèi),則會帶來更大的相位滯后,使穩(wěn)定性下降。

對于LDO 的瞬態(tài)響應,考慮到瞬態(tài)響應與帶寬呈正相關,且密勒補償增大相位裕度的同時減小了帶寬,所以該結(jié)構(gòu)增大了負載電流跳變時的過沖電壓與穩(wěn)定時間[14-15]。傳統(tǒng)LDO 僅使用負載電容的充放電過程改善電路的瞬態(tài)響應,若Cout較小,則瞬態(tài)響應較差;若Cout較大,則不利于芯片的高度集成。因此,需要通過其他技術實現(xiàn)高穩(wěn)定性和快速瞬態(tài)響應。

2 本文設計的LDO 電路

2.1 電路結(jié)構(gòu)和原理

針對傳統(tǒng)密勒補償產(chǎn)生左半平面零點并減小帶寬的問題,本文基于零極點追蹤補償與擺率增強技術改進了傳統(tǒng)LDO 結(jié)構(gòu),如圖2 所示,使用零極點追蹤電路替換密勒電容,并在功率管柵端加入擺率增強電路。通過前者增大電路的相位裕度與帶寬,通過后者實現(xiàn)快速瞬態(tài)響應。

圖2 本文設計的LDO 電路拓撲圖Fig.2 Proposed circuit topology diagram of the LDO

圖3 為本文設計的LDO 電路圖,其中A1為反向增益誤差放大器,M1、M2 為源跟隨器,Vb1為偏置電壓,為其提供合適的偏置電流,為了得到更大的帶寬,功率管選擇高增益的PMOS 管。M5～M9、C1、R1、R2構(gòu)成零極點追蹤電路,M10～M22、R3、R4構(gòu)成SRE 電路。

圖3 本文設計的LDO 電路圖Fig.3 Proposed circuit diagram of the LDO

LDO 的輸出端Vout接M3 的柵端并在其源端產(chǎn)生NMOSFET 閾值電壓的電位差,該信號又經(jīng)過M7 在其源端產(chǎn)生PMOSFET 閾值電壓的電位差,最終輸出至采樣管的漏端。此時M6 的漏端電壓與功率管相似,同時其輸入與功率管柵極相連,此結(jié)構(gòu)令M6 成為采樣管并采樣負載電流的變化。該電路的優(yōu)點是Vout接直流阻抗無窮大的MOS 管的柵極,不會影響LDO 的輸出精度。考慮到在標準CMOS 工藝中,PMOSFET的閾值電壓大于NMOSFET,采樣管的漏端電壓略小于Vout,不能夠進行精確采樣,因此在其源端串聯(lián)小電阻R1,通過電阻分壓降低采樣管的VGS,提高采樣電流與負載電流的匹配度。為了進一步提高采樣精度,為其并聯(lián)一路由M5 提供的偏置電流,補足因信號傳輸損失的電流。由于該偏置電流較小,不會引入過大的靜態(tài)功耗。

M11 的工作原理與M6 相同,采樣電流經(jīng)過兩次電流鏡復制至M17。M18 為開關管,柵極接M1 的柵極,當電路為輕載時,功率管與源跟隨器的柵端均為高電位,開關管關斷,采樣電流Is經(jīng)過兩次電流鏡復制至M22;當電路為重載時,F 點電壓降低,Is流向有較大寬長比的開關管。

2.2 穩(wěn)定性分析

對于本次設計,當LDO 負載電流小于10 mA,即LDO 為輕載時,功率管MP 的輸出阻抗和RL較大,輸出極點進入帶寬內(nèi)部。此時,包括第一級運放的輸出極點在內(nèi),帶寬內(nèi)至少存在兩個極點,需要引入一個低頻零點進行補償。

由于流過采樣管M6 的采樣電流極小,該電流流過M8 并在其柵端產(chǎn)生較小的柵壓,同時該柵壓作用于M9 上,使其進入亞閾值區(qū)。已知MOSFET 處于亞閾值區(qū)時內(nèi)阻極大,因此M9 的內(nèi)阻ro9與C1產(chǎn)生一個低頻零點Z1:

此時Z1追蹤并補償了處于低頻的輸出端極點Pout,使電路保持足夠的相位裕度。當負載電流增大至100 mA,即再次轉(zhuǎn)為重載時,M9 的柵壓變大并進入深線性區(qū),ro9急劇減小,Z1被推至帶寬外,不會因為電路處于重載時相位裕度過大而影響整體電路的響應時間。

為了分析整體電路的穩(wěn)定性,繪制小信號電路圖如圖4 所示,其中gm1、gm2分別為誤差放大器、源跟隨器的等效跨導,Rout為功率管的輸出阻抗與RL的并聯(lián)值。因為Rbuf極小,功率管柵端極點的位置處于單位增益帶寬的十倍頻之外,所以在小信號分析中忽略該極點對系統(tǒng)帶來的影響。

圖4 LDO 小信號電路圖Fig.4 Proposed small signal circuit diagram of the LDO

基于以下兩點假設來討論該運放的傳輸函數(shù):(1)C1和Cout遠大于Cbuf;(2)Roa、Rout和ro9遠大于RESR。該運放的傳輸函數(shù)為:

由式(4)可知,該系統(tǒng)共有三個極點和兩個零點,經(jīng)過零點對極點的補償,僅剩一個極點P-3db留在帶寬內(nèi),表示為:

利用Roa較大的特性,本文使用零極點補償電容C1將第一級放大器的輸出端固定為主極點,且該極點接近原點,因此移動的Pout不會與P-3db重合而影響頻率穩(wěn)定性。為了該追蹤補償?shù)木?C1容值至少為10 pF。

綜上所述,相較于傳統(tǒng)LDO 電路在輕載時的穩(wěn)定性遠低于重載,本文基于零極點追蹤補償電路提出的LDO 使電路成為單極點系統(tǒng),保證在電路處于輕載與重載時都有足夠的相位裕度和帶寬。

2.3 瞬態(tài)響應分析

LDO 電路瞬態(tài)響應的曲線如圖5 所示,其中ΔV1與ΔV2分別為下沖電壓與過沖電壓,即Vout在負載跳變時的最大電壓變化量,Δt1與Δt3分別為下沖與過沖的響應時間,Δt2與Δt4分別為下沖與過沖的穩(wěn)定時間。

圖5 LDO 瞬態(tài)響應曲線Fig.5 LDO transient response curve

環(huán)路的下沖/過沖電壓ΔV與響應時間Δt表示為:

式中: BWcl為系統(tǒng)的閉環(huán)帶寬;tsr為LDO 對Cpar充/放電的時間;Isr為功率管前級運放對Cpar充/放電的電流。根據(jù)式(11)可知,增大BWcl或Isr均可減小Δt和ΔV并改善環(huán)路的瞬態(tài)響應(Δt2與Δt4的大小亦由BWcl和Isr共同決定)。

在2.2 節(jié)的分析中,通過零極點追蹤電路保證了足夠大的帶寬,但對Isr并無影響。因此,本文通過擺率增強電路來增大功率管的驅(qū)動能力,以此進一步增強電路的瞬態(tài)響應。

當電路由輕載轉(zhuǎn)為重載時,功率管柵壓減小,需要對功率管的柵極寄生電容進行快速放電。由于擺率增強電路的存在,電路對Cpar的放電電流Isr-并不是固定的,表示為:

式中:IM1和Iboost分別為圖3 中流過M1 的電流和采樣電流;x是一個恒定的鏡像比,由M13 和M14 的尺寸決定,表示為:

為了更快地響應負載電流的變化,M13 與M14 均設置較大的寬長比,以保證采樣電流的靈敏度。

通過增大Isr-,加之較大的帶寬,本文提出的電路在輕載轉(zhuǎn)為重載時具有較好的瞬態(tài)響應,即ΔV1、Δt1與Δt2都較小。

當電路由重載轉(zhuǎn)為輕載時,功率管柵壓增大,需要對功率管的柵極寄生電容進行快速充電。此時M22打開,電路對Cpar的充電電流Isr+表示為:

式中:Ib1和IM22分別為流過M2 和M22 的電流。因為增大了Isr+,所以電路在重載轉(zhuǎn)為輕載時也具有較好的瞬態(tài)響應。

考慮到負載電流與Isr會隨著電源電壓升高而略微增大,當電路為高壓輸入時,負載跳變對輸出電壓的影響會更小。

綜上所述,相較于傳統(tǒng)LDO 電路僅靠外部負載電容充放電改變負載瞬態(tài)響應,本文基于擺率增強電路提出的LDO 通過采樣負載電流的變化自動為功率管的柵極寄生電容充放電,極大地改善了電路負載跳變對輸出的影響。

3 數(shù)據(jù)仿真及分析

基于0.18 μm CMOS 工藝,采用Cadence 軟件對電路進行Spectre 仿真?；鶞孰妷簽?.1 V,負載電容為100 pF,負載電流的最大值與最小值分別為100 mA和1 mA。

圖6 為LDO 環(huán)路穩(wěn)定性仿真曲線。輸入電壓為3 V,分別取負載電流的邊界值進行仿真。當負載電流為1 mA 時,低頻增益為106 dB,相位裕度為89.6°,帶寬為1.14 MHz;當負載電流為100 mA 時,低頻增益為97.6 dB,相位裕度為94.7°,帶寬為1.84 MHz。

圖6 LDO 環(huán)路的穩(wěn)定性仿真曲線Fig.6 Stability simulation curves of the LDO loop

圖7 為LDO 環(huán)路穩(wěn)定性在各工藝角下的仿真曲線。輸入電壓為3 V,在負載電流為10 mA 下進行仿真。其中,tt 工藝角下低頻增益為104.6 dB,相位裕度為92.7°,帶寬為1.32 MHz;ss 工藝角下低頻增益為94.6 dB,相位裕度為99.1°,帶寬為0.44 MHz;ff工藝角下低頻增益為110.6 dB,相位裕度為81.4°,帶寬為3.13 MHz,fs 與sf 工藝角各項參數(shù)與tt 工藝角接近。

圖7 LDO 環(huán)路在各工藝角下的穩(wěn)定性仿真曲線Fig.7 Stability simulation curves of the LDO loop for each process

綜上所述,因為零極點追蹤電路對電路的補償,本文所設計LDO 在各負載與各工藝角下均有良好的環(huán)路穩(wěn)定性。

圖8 為LDO 輸出的負載瞬態(tài)響應曲線,輸入電壓為2.3 V,輸出電壓穩(wěn)定時為1.8 V,負載電流均在1 μs 內(nèi)進行重載與輕載的切換。由圖8 可知,采用本文提出的SRE 電路,LDO 電路的負載瞬態(tài)下沖電壓與過沖電壓的穩(wěn)定時間分別為1.24 μs 與1.52 μs。若不采用本文提出的技術,在相同的仿真條件下,則下沖電壓與過沖電壓的穩(wěn)定時間分別為1.87 μs 與1.98 μs。在輸出過沖電壓與下沖電壓的減小幅度方面,采用本文提出的SRE 電路的輸出相較無SRE 電路的輸出,下沖電壓減小了12 mV,下降了20.3%;過沖電壓減小了15 mV,下降了27.4%。

圖8 負載瞬態(tài)響應曲線Fig.8 Load transient response curves

圖9 為不同輸入電壓下的負載瞬態(tài)響應曲線,電源電壓為最大值5 V 時的下沖電壓比低電源電壓2.3 V 的下沖電壓減小了9 mV,過沖電壓減小了4 mV,高壓輸入時的負載電流會略大于低壓輸入,因此高壓輸入有更好的負載瞬態(tài)響應。

圖9 不同輸入電壓下的負載瞬態(tài)響應曲線Fig.9 Load transient response curves at different input voltages

圖10 為LDO 輸出的負載瞬態(tài)響應在各工藝角下的曲線圖,仿真條件與上文相同。由圖可知,在各工藝角下負載跳變的下沖電壓與過沖電壓穩(wěn)定時間基本一致,且該電壓最大值均小于50 mV。

圖10 負載瞬態(tài)響應在各工藝角下的仿真曲線圖Fig.10 Simulation curves of load transient response for each process

圖11 為負載電流為30 mA 時,LDO 輸出的電源抑制比(PSRR)在各工藝角下的曲線圖。由圖11 可知,各工藝角在1 kHz 的PSRR 均大于78 dB。

圖11 PSRR 工藝角仿真曲線圖Fig.11 PSRR process angle simulation curves

圖12 為輸出為1.8 V 時LDO 輸出由1 mA 至100 mA的負載調(diào)整率,輸出變化量為121.6 μV,負載調(diào)整率為0.001 mV·mA-1。因為LDO 的負載調(diào)整率與增益成正比,各負載下較大的增益均可得到較好的負載調(diào)整率。

圖12 負載調(diào)整率仿真圖Fig.12 Simulation diagram of load adjustment rate

表1 為本文的LDO 性能仿真結(jié)果與近年文獻的數(shù)據(jù)對比。從表1 可以看出,本文的LDO 在瞬態(tài)響應與PSRR 方面優(yōu)勢更大。

表1 與其他文獻的性能對比Tab.1 Performance comparison with other literatures

4 結(jié)論

本文基于0.18 μm CMOS 工藝,設計了一種高穩(wěn)定性和快速瞬態(tài)響應的低壓差線性穩(wěn)壓器。在傳統(tǒng)LDO 的基礎上引入零極點追蹤電路和擺率增強電路,同時保證了電路的穩(wěn)定性與負載瞬態(tài)響應。經(jīng)仿真驗證,LDO 整體電路全負載與各工藝角的相位裕度均大于80°,達到了高穩(wěn)定性的設計要求;當負載電流跳變時,下沖電壓與過沖電壓均小于50 mV,最大過沖穩(wěn)定時間為1.52 μs,且各工藝角下的下沖電壓與過沖電壓均小于50 mV,達到了快速瞬態(tài)響應的設計要求,滿足了需要負載電流在極短時間內(nèi)變化的超高速集成電路需求。