基于HITOC DK 與3DIC Integrity 的3DIC 芯片物理設(shè)計

徐 睿，王貽源

(芯盟科技，上海 200000)

0 引言

1956 年，英特爾創(chuàng)始人戈登·摩爾提出，當(dāng)價格不變時，集成電路上可容納的元器件的數(shù)目，約每隔18～24個月便會增加一倍，性能也將提升一倍。這一定律揭示了信息技術(shù)進(jìn)步的速度。過去的半個多世紀(jì)，半導(dǎo)體行業(yè)一直遵循著摩爾定律(Moore's law)高速地發(fā)展，如今，制程節(jié)點(diǎn)已經(jīng)來到了5 nm，借助于EUV 光刻及FINFET等先進(jìn)技術(shù)，正在向3 nm 甚至更先進(jìn)的節(jié)點(diǎn)演進(jìn)。然而，隨著芯片制造工藝不斷接近物理極限，單純的半導(dǎo)體工藝升級帶來的計算性能的提升不再像以前那么迅速，芯片發(fā)展逐漸步入后摩爾時代。3D 堆疊技術(shù)是把不同功能的芯片或結(jié)構(gòu)，通過堆疊技術(shù)或過孔互連等微機(jī)械加工技術(shù)，使其在z 軸方向上形成立體集成、信號連通，是以晶片級、芯片級等封裝和可靠性技術(shù)為目標(biāo)的三維立體堆疊加工技術(shù)。3DIC 將不同工藝制程、不同性質(zhì)的芯片整合在一個封裝體內(nèi)，提供了性能、功耗、面積和成本方面的優(yōu)勢。3DIC 能夠?yàn)?G 芯片、CPU、車載芯片等應(yīng)用場景提供更高水平的集成、更高性能的計算和更大的通信帶寬。3DIC 已經(jīng)成為后摩爾時代延續(xù)摩爾定律的最佳途徑之一。

1 實(shí)驗(yàn)設(shè)計思路及研究方法

Cadence 開發(fā)的Integrity 3DIC EFS(Early Floorplan Synthesis)是針對3DIC 后端實(shí)現(xiàn)設(shè)計的工具，對于design 進(jìn)行block 級別的partition，劃分為上下兩片芯片，再通過EFS 引擎進(jìn)行自動布局規(guī)劃分析，可以在floorplan 初期就將影響3DIC 布局布線等因素考慮進(jìn)去。

本實(shí)驗(yàn)應(yīng)用的是芯盟科技自主開發(fā)的NPU(Neural-Network Processing Unit)設(shè)計。結(jié)合芯盟科技開發(fā)的HITOC DK，將該NPU 拆成了上下兩片芯片，運(yùn)用Integrity 3DIC EFS 來進(jìn)行邏輯堆疊邏輯芯片的后端實(shí)現(xiàn)。本文通過實(shí)驗(yàn)Integrity 3DIC EFS 工具在針對3DIC 設(shè)計flow 中幾個重要的步驟及影響因素，觀測其應(yīng)用產(chǎn)生的效果。圍繞這些主要步驟，再加上3DIC 后端實(shí)現(xiàn)時特殊的需求，設(shè)計了后續(xù)的實(shí)驗(yàn)思路和研究方法。

本文的實(shí)驗(yàn)研究主要成果體現(xiàn)在三個方面：對于Integrity 3DIC EFS 工具流程的實(shí)現(xiàn)，以及流程中存在問題的解決和優(yōu)化；最小分布單元的研究，以及其對于芯片PPA 和布局布線影響的優(yōu)化；頂層電源網(wǎng)絡(luò)與通信端口的布局研究及算法優(yōu)化。

2 HITOC Design Kit 介紹及結(jié)構(gòu)

目前，在異構(gòu)集成的芯片架構(gòu)中，用來做端口連線的較先進(jìn)的方式就是Micro-bump 和Hybrid Bonding。Hybrid Bonding 技術(shù)可以在芯片之間實(shí)現(xiàn)更多的互連，并帶來更低的電容，降低每個通道的功率。傳統(tǒng)凸點(diǎn)焊接技術(shù)與Hybrid Bonding 混合鍵合技術(shù)比較，混合鍵合技術(shù)需要新的制造、操作、清潔和測試方法。混合鍵合技術(shù)的優(yōu)勢包括：有更高的電流負(fù)載能力，可擴(kuò)展的間距小于1 μm，并且具有更好的熱性能。Hybrid Bonding 混合鍵合技術(shù)與傳統(tǒng)的凸點(diǎn)焊接技術(shù)不同，混合鍵合技術(shù)沒有突出的凸點(diǎn)，特別制造的電介質(zhì)表面非常光滑，實(shí)際上還會有一個略微的凹陷。在室溫將兩個芯片附著在一起，再升高溫度并對它們進(jìn)行退火，銅這時會膨脹，并牢固地鍵合在一起，從而形成電氣連接。對比于其他3DIC 的芯片間互聯(lián)技術(shù)，Hybrid Bonding 技術(shù)可獲得更高的載流能力，更緊密的銅互聯(lián)密度，并獲得比底部填充膠更好的熱性能[1]。

2.1 HITOC DK Hybrid Bonding 結(jié)構(gòu)

隨著對于Hybrid Bonding 技術(shù)的不斷研究和發(fā)展，目前，混合鍵合技術(shù)可以將互聯(lián)間距縮小到10 μm 以下，芯盟的HITOC Design Kit 中的Hybrid Bonding 技術(shù)正是基于混合鍵合基礎(chǔ)的先進(jìn)鍵合技術(shù)，可以將Hybrid Bonding bump 的間距做到業(yè)界領(lǐng)先水平。在40 nm 的工藝下，使用6x2t(6 層金屬和2 層厚金屬)，將頂層用來做上下兩片芯片間通信的Hybrid Bonding 間距做到2.5 μm，對于后端設(shè)計而言，Hybrid Bonding bump 的間距越小，意味著可用來通信的互聯(lián)端口數(shù)越多，能夠獲得更高的性能和更小的面積。

圖1 所示為芯盟科技的HITOC Design Kit 中Hybrid Bonding 結(jié)構(gòu)的橫截面示意圖。與傳統(tǒng)2D 芯片出bump和PAD out 的方式不同，下層芯片由于堆疊原因，并沒有PAD out 和bump，同時上層芯片的PAD out 打在了芯片背面，通過TSV(Through Silicon Via)打孔連接。而下層芯片通過M1(metal 1)到M8(metal 8)連接至上層芯片的M8，再次打孔至M1，通過TSV 連接至PAD out。而上下層芯片間的通信端口，則是通過各自的頂層金屬利用Hybrid Bonding 技術(shù)混合鍵合在一起的。不同于傳統(tǒng)2D芯片和2.5D 結(jié)構(gòu)芯片，該結(jié)構(gòu)的TSV 與Hybrid Bonding技術(shù)真正體現(xiàn)了face to face 的3D 結(jié)構(gòu)，z 向連線距離極短且通信端口數(shù)量足夠多。它能夠做到同樣單位面積內(nèi)獲得極大的通信帶寬和極短的通信距離，在高速高帶寬的芯片中有著突破性的性能提升。

圖1 HITOC Design Kit Hybrid Bonding 結(jié)構(gòu)圖

2.2 HITOC DK 介紹

芯盟科技開發(fā)的HITOC Design Kit 是基于3DIC 設(shè)計整合的平臺，緊貼3DIC Roadmap(發(fā)展藍(lán)圖)，現(xiàn)已完成進(jìn)程如表1 所示。

如表1 所示，芯盟科技在開發(fā)的HITOC Design Kit平臺上，已經(jīng)將Hybrid Bonding、BTSV 及bump 等3DIC 相關(guān)的GDS(版圖設(shè)計文件)/LEF(版圖描述文件)進(jìn)行資源整合，形成了完善的工藝體系。并且在異構(gòu)集成芯片的后端布局布線實(shí)現(xiàn)、3DIC 相關(guān)的PV(物理檢查)、3DIC 的sign off 檢查、3D 相關(guān)參數(shù)提取、3D 封裝測試及鍵合等流程方面已經(jīng)取得豐富的經(jīng)驗(yàn)。

表1 芯盟HITOC DK

3 Integrity-3dic EFS 后端流程及主要步驟

本章闡述了Integrity-3dic EFS 工具在邏輯堆疊邏輯芯片后端實(shí)現(xiàn)中的流程，說明了流程中工具執(zhí)行的動作，同時說明了相關(guān)步驟所需的輸入文件，以及3DIC 設(shè)計相關(guān)的參數(shù)定義。闡述了工具在主要步驟的運(yùn)行方式和工具邏輯。

本節(jié)闡述的Integrity 3DIC EFS 后端實(shí)現(xiàn)流程中的主要步驟，是指early floorplan synthesis 階段，且對工具進(jìn)行優(yōu)化及對上下兩片芯片劃分進(jìn)行研究。研究特別針對3DIC 芯片實(shí)現(xiàn)中不同于傳統(tǒng)2D 芯片的地方，著重于對立體三維結(jié)構(gòu)方面的研究，旨在探尋邏輯堆疊邏輯芯片在Integrity 3DIC EFS 后端實(shí)現(xiàn)中能夠優(yōu)化的方向。

3.1 Integrity 3DIC EFS 后端流程

如圖2 所示，為Integrity 3DIC EFS 后端流程。

圖2 Integrity 3DIC EFS 后端流程結(jié)構(gòu)圖

3.2 最小分布單元定義

Integrity 3DIC EFS 工具在定義了單片芯片的大小后，需要定義proto seeds，即最小分布單元，這個參數(shù)決定了工具在拆分上下兩個芯片時使用的最小的模塊，再將定義的這類模塊作為整體進(jìn)行劃分。例如：對整個網(wǎng)表進(jìn)行劃分，根據(jù)模塊分為10 個最小分布單元，Integrity 3DIC 會通過計算10 個單元內(nèi)的標(biāo)準(zhǔn)單元的數(shù)量，平均分為兩組，再將其劃分至頂層芯片與底層芯片。用戶在定義最小分布單元時，同時可以對最小分布單元內(nèi)部的標(biāo)準(zhǔn)單元進(jìn)行拆分、重組、劃分等操作，繼續(xù)定義最小分布單元的內(nèi)部組成以及在上下芯片的分布。

3.3 定義z length cost

在創(chuàng)建design 后，需要定義一個z length cost 參數(shù)。該參數(shù)是用來定義z 向端口數(shù)量的權(quán)重參數(shù)。z 向端口是指上下兩片芯片用來通信連線的端口，以Micro-bump、Hybrid Bonding 等類型為例。該參數(shù)設(shè)置越大，工具會更多地創(chuàng)造上下兩片芯片間的連線端口。由于z 向的端口數(shù)量直接影響了上下兩片芯片的通信帶寬以及芯片內(nèi)的模塊分布，因此對于性能影響巨大。又由于該實(shí)驗(yàn)使用的z 向通信端口類型使用的是Hybrid Bonding，需要占用頂層金屬的繞線資源。受芯片面積和頂層電源金屬繞線制約，z length cost 定義的端口數(shù)量另外需要考慮這兩個因素。

3.4 頂層電源規(guī)劃及bump 規(guī)劃

在工具中定義過單片芯片的大小和最小分布單元后，Integrity 3DIC EFS 會對設(shè)計進(jìn)行mix place(預(yù)布局)。將所有標(biāo)準(zhǔn)單元布局后，工具會將所有繞線刪除，用來做bump 的規(guī)劃，即頂層芯片和底層芯片間用來互聯(lián)通信的端口設(shè)計規(guī)劃。由于本研究采用的是Hybrid Bonding 進(jìn)行兩片芯片間的端口連線，而Hybrid Bonding 使用的是頂層金屬，因此在工具刪掉所有電源金屬后，規(guī)劃放置的用于通信端口的Hybrid Bonding 會占用頂層金屬，在后續(xù)進(jìn)行電源規(guī)劃加上頂層電源金屬后，兩者會發(fā)生重疊短路，可以考慮同時對頂層電源網(wǎng)絡(luò)和bump 進(jìn)行精細(xì)規(guī)劃。

4 對于最小分布單元的研究

在3.2 中闡述了Integrity 3DIC EFS 工具在對于上下兩片芯片劃分時，使用的是最小的模塊proto seeds，對于此參數(shù)的研究對于芯片的布局布線以及PPA 影響有著重要的意義。下述為工具邏輯及相關(guān)研究結(jié)論。

4.1 對于最小分布單元如何定義的研究

工具在定義最小分布單元時，以模塊為基本單元劃分。這也就意味著定義最小分布單元時對于模塊劃分得越細(xì)，所定義的最小分布單元數(shù)量也就越多。從模塊間通信繞線阻塞考慮，對于阻塞較差的模塊而言，模塊劃分越細(xì)越好，工具可以在劃分時將阻塞較嚴(yán)重的模塊分離開分別優(yōu)化，有利于芯片的實(shí)現(xiàn)。但是，工具在考慮上下芯片劃分時，會以wire length(總連線長度)為主要考量因素，模塊劃分越細(xì)，最小分布單元間通信所需的端口總數(shù)越多，總連線長度也就越長。所以在模塊劃分過于細(xì)致導(dǎo)致連線數(shù)量過多時，工具可能會優(yōu)先考慮總連線長度，而忽略模塊間的劃分。所以在定義最小分布單元時，需要找出阻塞較嚴(yán)重的模塊，且以合適的模塊數(shù)量進(jìn)行劃分。

4.2 對于最小分布單元的拆分重組及分布研究

在通過模塊劃分定義過最小分布單元后，出于芯片布局布線的規(guī)劃，需要評估模塊內(nèi)部的標(biāo)準(zhǔn)單元間的通信及時序。對于模塊內(nèi)時序較差的模塊，可以對其進(jìn)行分析拆分，把時序敏感的模塊拆分出幾個小模塊，然后將小模塊并入其他模塊進(jìn)行重組。該做法可以利用上下芯片間z 向端口的通信，將模塊間的通信和時序優(yōu)化。對于散落在模塊外的標(biāo)準(zhǔn)單元，可以通過分析重組并入最小分布單元，從而創(chuàng)建新的模塊。該做法可以將模塊外的標(biāo)準(zhǔn)單元與模塊間建立聯(lián)系，便于工具分析優(yōu)化。

重新定義過最小分布單元后，工具會以wire length為主要因素分析，將最小單元分布在上下兩片芯片上，這一步同樣可以讓用戶自己定義。由于頂層的通信端口數(shù)量有限，在分析過最小分布單元間的聯(lián)系與邊界通信端口數(shù)后，用戶可以將一些端口數(shù)過多，或是聯(lián)系不多的最小分布單元定義在同一片芯片內(nèi)。該做法可以控制上下芯片間所需要的通信端口數(shù)，防止過多導(dǎo)致無法進(jìn)行劃分。

5 頂層電源網(wǎng)絡(luò)與通信端口bump 規(guī)劃的算法優(yōu)化

在3.4 中闡述了Integrity 3DIC EFS 工具在進(jìn)行頂層通信端口規(guī)劃時，本研究采用的方法是在工具進(jìn)行通信端口bump 規(guī)劃之前，同時將頂層的電源網(wǎng)絡(luò)規(guī)劃好，創(chuàng)造等長等寬等間距的頂層電源線bump，由于bump cell不屬于metal 屬性，工具在進(jìn)行通信端口bump 規(guī)劃時，不會將其刪除，從而通信端口bump 不會和頂層電源bump 重疊，那么也就不會和后續(xù)加上的頂層電源金屬線產(chǎn)生重疊短路。本節(jié)將說明工具在對于頂層電源網(wǎng)絡(luò)與通信端口bump 規(guī)劃時的邏輯，以及針對兩類bump 同時進(jìn)行精細(xì)規(guī)劃的改良的算法，最后對比了改良算法前后的結(jié)果，體現(xiàn)了算法的優(yōu)化效果。

5.1 未優(yōu)化算法結(jié)果及優(yōu)化思路

工具在進(jìn)行過頂層電源網(wǎng)絡(luò)規(guī)劃后，會創(chuàng)建同樣大小間距的bump(以下均稱為PG bump)來體現(xiàn)頂層電源的位置。隨后會進(jìn)行通信端口bump(以下均稱為signal bump)規(guī)劃。工具算法是通過計算PG bump 與signal bump 的center location(中心點(diǎn)坐標(biāo))是否重合，來規(guī)劃signal bump 的位置及數(shù)量。顯然，這樣無法保證PG bump 與signal bump 的shape（圖形形狀）發(fā)生重疊，導(dǎo)致了后續(xù)加頂層電源金屬后，會與signal bump 發(fā)生短路。

另外，由于計算中心點(diǎn)重合度，如果不同時對PG bump和signal bump 同時精細(xì)化規(guī)劃，也會導(dǎo)致signal bump 在PG bump 的空隙中分布不均，減少了signal bump 規(guī)劃放置的數(shù)量，降低了區(qū)域內(nèi)signal bump 的利用率，存有很大優(yōu)化空間。

圖3 為Integrity 3DIC EFS 工具只進(jìn)行signal bump 規(guī)劃后，頂層電源與signal bump 的分布界面，均體現(xiàn)了上述兩個方向的可優(yōu)化性。

圖3 未優(yōu)化算法下電源網(wǎng)絡(luò)與signal bump 分布界面

5.2 優(yōu)化算法及結(jié)果對比

針對上述工具算法產(chǎn)生的兩個可規(guī)劃的方向，本實(shí)驗(yàn)進(jìn)行了算法優(yōu)化，對于電源網(wǎng)絡(luò)與signal bump 同時精細(xì)規(guī)劃。

該算法對如下運(yùn)算因子進(jìn)行運(yùn)算：signal bump 的長、signal bump 的寬、頂層金屬的最小線寬、頂層金屬的最小間距、3DIC 的最小間距、電源初始距芯片邊界距離。

該算法的運(yùn)算結(jié)果可以得到：PG bump 的長寬、signal bump 的長寬、PG bump 的pitch、signal bump 的pitch、PG bump 距芯片邊界距離、signal bump 距邊界距離。

利用上述結(jié)果即可對PG bump 和signal bump 同時進(jìn)行規(guī)劃。圖4 為優(yōu)化算法下電源網(wǎng)絡(luò)與signal bump 的分布界面。

圖4 優(yōu)化算法下電源網(wǎng)絡(luò)與signal bump 分布界面

算法規(guī)劃的電源網(wǎng)絡(luò)與signal bump 的結(jié)果體現(xiàn)在電源強(qiáng)壯性和signal bump 數(shù)量以及產(chǎn)生重合導(dǎo)致的短路數(shù)，電源強(qiáng)壯性可以用電源網(wǎng)絡(luò)面積占芯片面積比例量化，算法優(yōu)化后，電源網(wǎng)絡(luò)面積占比由25%提升至33%，signal bump 數(shù)會體現(xiàn)在流程報告中，由10 860提升至15 402，而且不會產(chǎn)生重合導(dǎo)致短路。

6 結(jié)論

本實(shí)驗(yàn)在對于Integrity 3DIC EFS 后端流程進(jìn)行實(shí)現(xiàn)且優(yōu)化后，獲得了設(shè)計的PPA 數(shù)據(jù)，對同一設(shè)計不同頻率的2D 芯片實(shí)現(xiàn)的PPA 數(shù)據(jù)對比，得到結(jié)果如表2、表3 所示。

表2 1.25 GHz 頻率下PPA 對比

表3 1.35 GHz 頻率下PPA 對比

由上述結(jié)果對比可得：在基于Integrity 3DIC EFS工具優(yōu)化，結(jié)合芯盟HITOC Design Kit 下的邏輯堆疊邏輯芯片后端實(shí)現(xiàn)，與傳統(tǒng)2D 芯片實(shí)現(xiàn)的PPA(性能、功耗、面積)對比中，本實(shí)驗(yàn)獲得了頻率提升12%、面積減少11.2%、功耗減少2.5%的收益。