基于FPGA 的雷達(dá)A 式顯示電路設(shè)計(jì)

阮成肖

(江蘇自動(dòng)化研究所，江蘇 連云港 222061)

0 引言

隨著電子設(shè)備的飛速發(fā)展，雷達(dá)技術(shù)也取得了跨越式發(fā)展，當(dāng)前的雷達(dá)視頻顯示技術(shù)已不能滿(mǎn)足人們的需求。特別是對(duì)雷達(dá)終端顯示的可操作性、分辨率，以及顯示的內(nèi)容和層次提出了更高的要求[1]。雷達(dá)顯示技術(shù)主要用來(lái)顯示雷達(dá)所獲得的目標(biāo)信息和情報(bào)[2]，完成顯示雷達(dá)回波、雷達(dá)狀態(tài)等信息，是雷達(dá)系統(tǒng)的重要組成部分[3]。傳統(tǒng)的雷達(dá)顯示技術(shù)主要基于結(jié)構(gòu)復(fù)雜的專(zhuān)用硬件設(shè)備，價(jià)格昂貴，移植性差，通用性不夠理想，功能有限且開(kāi)發(fā)升級(jí)周期較長(zhǎng)[4]。隨著現(xiàn)代雷達(dá)的發(fā)展，如何依據(jù)最新的芯片技術(shù)提高雷達(dá)顯示性能是雷達(dá)顯示的基本要求。本文分析原有雷達(dá)顯示技術(shù)的不足，針對(duì)雷達(dá)的A 式顯示，提出了一種基于FPGA 的雷達(dá)A 式顯示電路設(shè)計(jì)，實(shí)現(xiàn)對(duì)目標(biāo)回波信號(hào)的采集、存儲(chǔ)及實(shí)時(shí)顯示[5-6]。利用現(xiàn)場(chǎng)可編程芯片龐大的邏輯單元以及越來(lái)越豐富的免費(fèi)IP 核，將雷達(dá)A 式顯示的全部功能置于一片F(xiàn)PGA 中[7-8]，完成單片F(xiàn)PGA 可以實(shí)現(xiàn)雷達(dá)前端信號(hào)的分選、采樣、數(shù)值變換、波門(mén)疊加、線(xiàn)存、幀存、像素變換等功能。

1 系統(tǒng)設(shè)計(jì)方案

1.1 雷達(dá)顯示原理

雷達(dá)顯示的目的是將雷達(dá)視頻回波實(shí)時(shí)地顯示在顯示屏上，而雷達(dá)A 顯的原理是將雷達(dá)信號(hào)強(qiáng)度和距離的關(guān)系通過(guò)直角坐標(biāo)系進(jìn)行表示。目標(biāo)的距離與信號(hào)時(shí)間之間的關(guān)系如式(1)所示，其中L 代表目標(biāo)距離，s 代表回波速度(光速3×108m/s），t 代表時(shí)間。

要將回波視頻顯示在直角坐標(biāo)系中，就要將采樣得到的點(diǎn)按照距離遠(yuǎn)近的關(guān)系進(jìn)行顯示，式(2)所示為采樣時(shí)間與坐標(biāo)系的位置關(guān)系，其中t 為采樣時(shí)間，T 為采樣時(shí)鐘周期，x 為顯示位置(即直角坐標(biāo)系中x 坐標(biāo)，代表距離)。

結(jié)合式(1)和式(2)，就會(huì)得到顯示位置與距離關(guān)系，如式(3)所示，其中f 代表采樣頻率，f=1/T。在實(shí)際采樣中為了不丟失目標(biāo)，往往采用較大的采樣頻率，然后對(duì)一個(gè)最小采樣周期內(nèi)的采樣點(diǎn)進(jìn)行選取，通過(guò)取得的值進(jìn)行組合進(jìn)行顯示，這種方式就是分選。

1.2 雷達(dá)顯示IP 核功能設(shè)計(jì)與實(shí)現(xiàn)

雷達(dá)顯示IP 核的設(shè)計(jì)目標(biāo)是實(shí)現(xiàn)雷達(dá)A 顯的掃描變換。顯示屏上應(yīng)該顯示六根掃描線(xiàn)，分為兩組，兩組由波段1/波段2 信號(hào)控制，波段1/波段2 為低電平時(shí)刷新波段1 的三根掃描線(xiàn)，為高電平時(shí)刷新波段2 的三根掃描線(xiàn)，不刷新時(shí)，掃描線(xiàn)保持上次的掃描狀態(tài)。

每組的三根掃描線(xiàn)分別顯示單目標(biāo)、雙重目標(biāo)1、雙重目標(biāo)2 三種視頻，單目標(biāo)同步脈沖到來(lái)時(shí)，開(kāi)始刷新單目標(biāo)視頻，刷新時(shí)間達(dá)到t2(即刷新了D1公里)時(shí)結(jié)束；雙重目標(biāo)同步脈沖到來(lái)時(shí)，開(kāi)始刷新雙重目標(biāo)1 視頻，過(guò)t3(即刷新了D2公里)后，改為刷新雙重目標(biāo)2 視頻，過(guò)t3后結(jié)束。由于t3時(shí)間不能完全刷新D1公里的視頻，因此雙重目標(biāo)視頻掃描線(xiàn)的后部需人為增補(bǔ)，其幅度與視頻輸入電平為低時(shí)相同。

波門(mén)脈沖來(lái)到時(shí)，無(wú)論正在刷新哪種視頻，該視頻都應(yīng)疊加一個(gè)固定時(shí)間的負(fù)電平，該波門(mén)以下凹的形式出現(xiàn)，即采樣視頻減去一個(gè)固定的波門(mén)深度。

經(jīng)外部模擬電路采樣完成的視頻信號(hào)經(jīng)量程控制電路(分選)后存入線(xiàn)存。線(xiàn)存中的視頻數(shù)據(jù)經(jīng)讀寫(xiě)控制寫(xiě)入相應(yīng)的幀存中，幀存中的像素?cái)?shù)據(jù)輸出后，經(jīng)像素格式轉(zhuǎn)換電路，形成圖像像素送到圖形板，由顯示屏進(jìn)行顯示，圖1 所示為雷達(dá)A 顯畫(huà)面示意圖。

圖1 雷達(dá)A 顯畫(huà)面示意圖

雷達(dá)顯示IP 核功能框圖如圖2 所示，前端雷達(dá)模擬信號(hào)經(jīng)過(guò)A/D 轉(zhuǎn)換為數(shù)字信號(hào)，經(jīng)過(guò)信號(hào)的分選進(jìn)行數(shù)據(jù)的采樣，然后經(jīng)過(guò)數(shù)值變換和波門(mén)疊加得到線(xiàn)存數(shù)據(jù)，線(xiàn)存數(shù)據(jù)線(xiàn)存控制器接口存入線(xiàn)存RAM 中，存儲(chǔ)方式為線(xiàn)性一維數(shù)據(jù)。每當(dāng)同步信號(hào)來(lái)臨時(shí)，幀存會(huì)從線(xiàn)存中讀取一幀數(shù)據(jù)轉(zhuǎn)存至幀存RAM 中，存儲(chǔ)方式為平面式存儲(chǔ)，最后經(jīng)由像素輸出模塊將幀存圖像轉(zhuǎn)換為A顯畫(huà)面。

圖2 雷達(dá)顯示IP 核功能框圖

1.2.1 分選模塊

動(dòng)態(tài)分選取值原理圖如圖3 所示。為了不丟失目標(biāo)，分選模塊連續(xù)采樣16 次后取最大值作為該點(diǎn)視頻采樣值送入線(xiàn)存。原有系統(tǒng)中的分選取值為固定分選取值，首先在第一個(gè)分選周期完成對(duì)一組采樣數(shù)值的緩存，然后通過(guò)兩兩比較的方式完成一次數(shù)據(jù)的過(guò)濾，直至取到最大值。這種方式需要占用大量的寄存器，且至少存在一個(gè)分選周期的數(shù)據(jù)延遲，同時(shí)，如果增加采樣點(diǎn)的個(gè)數(shù)，寄存器數(shù)量會(huì)成倍地增加，且數(shù)據(jù)延遲會(huì)更大。

圖3 動(dòng)態(tài)分選取值原理圖

本文設(shè)計(jì)選用動(dòng)態(tài)分選取值占用更少的寄存器，且有更少的數(shù)據(jù)延遲，又因?yàn)榉诌x取值的改變并不會(huì)降低視頻的分選效率，使得系統(tǒng)可以根據(jù)具體的情形選擇自己的分選次數(shù)，增加了系統(tǒng)的靈活性和適應(yīng)性。

1.2.2 數(shù)值變換與波門(mén)疊加

波門(mén)信號(hào)在上升沿時(shí)有效，每當(dāng)一個(gè)波門(mén)上升沿來(lái)臨，模塊自行生成固定寬度的波門(mén)，波門(mén)寬度的大小可通過(guò)軟件選擇。波門(mén)采用下凹式顯示，下凹深度的大小可通過(guò)軟件選擇。

圖形分辨率為1 280×1 024 時(shí)，設(shè)波門(mén)下凹深度為BD，首先對(duì)采樣、分選后的8 位視頻值A(chǔ)D_DATA[7:0]進(jìn)行數(shù)值變換，將其灰度值從0～255 的范圍變換到0～(64-BD)的范圍。在無(wú)波門(mén)時(shí)，變換后的視頻值加上BD后送入線(xiàn)存；在波門(mén)下凹期間，變換后的數(shù)值直接送入線(xiàn)存。

數(shù)值變換，即灰度等級(jí)變換，由于兩個(gè)灰度級(jí)之間的比例關(guān)系為小數(shù)0～0.25，為了實(shí)現(xiàn)硬件小數(shù)換算，本文使用累加器和移位寄存器。設(shè)定累加器權(quán)值寄存器，通過(guò)位加權(quán)確定寄存器取值，加權(quán)值如下：K[5]=0.125，K[4]=0.062 5，K[3]=0.031 25，K[2]=0.015 625，K[1]=0.007 812 5，K[0]=0.003 906 25。

硬件中的小數(shù)就是通過(guò)該寄存器直接進(jìn)行乘法，然后右移8 位來(lái)實(shí)現(xiàn)。設(shè)分選產(chǎn)生的數(shù)據(jù)為Dsample，經(jīng)變換后數(shù)據(jù)為Dtrans，gate 代表有無(wú)波門(mén)，那么該模塊的換算關(guān)系如下所示：

從式中可以看出，由于本文使用硬件語(yǔ)言描述，為了防止數(shù)值變換時(shí)出現(xiàn)負(fù)值，故采用無(wú)波門(mén)疊加的方式進(jìn)行波門(mén)的控制。

1.2.3 線(xiàn)存模塊

采樣的視頻數(shù)據(jù)，經(jīng)過(guò)數(shù)值變換和波門(mén)疊加之后，變?yōu)榈突叶戎禂?shù)據(jù)，存入由片內(nèi)雙口RAM 設(shè)計(jì)的線(xiàn)存中，每當(dāng)目標(biāo)同步信號(hào)到來(lái)時(shí)，連續(xù)向線(xiàn)存中寫(xiě)入數(shù)據(jù)，當(dāng)屏幕刷新信號(hào)到來(lái)時(shí)，幀存模塊從RAM 讀數(shù)據(jù)端口讀取線(xiàn)存數(shù)據(jù)。

由于雙重目標(biāo)1 視頻和雙重目標(biāo)2 視頻之間是連續(xù)的，為了確保數(shù)據(jù)完整性，線(xiàn)存由兩個(gè)片內(nèi)雙口RAM組成。單目標(biāo)同步信號(hào)到來(lái)時(shí)，開(kāi)始將采樣處理后的視頻數(shù)據(jù)送入線(xiàn)存RAM1，送512 個(gè)采樣數(shù)據(jù)后停止送數(shù)；雙重目標(biāo)同步信號(hào)到來(lái)時(shí)，將采樣處理后的視頻數(shù)據(jù)送入線(xiàn)存RAM1，送300(t3對(duì)應(yīng)采樣點(diǎn))個(gè)采樣數(shù)據(jù)后停止送入線(xiàn)存RAM1，改為送入線(xiàn)存RAM2，送300 個(gè)數(shù)據(jù)后停止送數(shù)。線(xiàn)存數(shù)據(jù)傳輸?shù)目刂茣r(shí)段如圖4 所示。

圖4 線(xiàn)存控制時(shí)段時(shí)序

六路A 顯的距離量程都是D1，但四路雙重目標(biāo)A顯的有效距離只有D2。為了使六路A 顯的距離軸長(zhǎng)度一致，需要將雙重目標(biāo)A 顯的距離軸進(jìn)行延長(zhǎng)。由于在雙重目標(biāo)同步周期每個(gè)目標(biāo)的回波都只有t3時(shí)間有效，不能使用延長(zhǎng)采樣時(shí)間辦法來(lái)加長(zhǎng)距離軸，而需用插補(bǔ)方法實(shí)現(xiàn)。

距離軸插補(bǔ)的方法是在處理后的數(shù)據(jù)送入線(xiàn)存前，需經(jīng)過(guò)一個(gè)選擇器，當(dāng)單目標(biāo)回波信號(hào)或雙重目標(biāo)回波信號(hào)有效時(shí)，選擇真正的數(shù)據(jù)送線(xiàn)存；插補(bǔ)距離軸時(shí)則選擇一個(gè)“小波發(fā)生器”的數(shù)據(jù)給線(xiàn)存。所謂“小波發(fā)生器”是一組低電平噪聲數(shù)據(jù)，也可以使用低電平的常值數(shù)據(jù)代替。由于A 顯的掃描變換周期遠(yuǎn)大于t2，有足夠的時(shí)間插補(bǔ)距離軸。無(wú)論雙重目標(biāo)1 還是雙重目標(biāo)2，它們的插補(bǔ)時(shí)間均在采樣t3時(shí)間后，如圖4 中所示。

1.2.4 幀存模塊

幀存數(shù)據(jù)存儲(chǔ)的是一幀圖像的數(shù)據(jù)，數(shù)據(jù)的存儲(chǔ)是平面式的存儲(chǔ)方式，本文使用片內(nèi)雙口RAM 設(shè)計(jì)幀存體，為了實(shí)現(xiàn)平面式存儲(chǔ)，RAM 中按照地址段存儲(chǔ)的方式順序存儲(chǔ)每一幀數(shù)據(jù)。根據(jù)實(shí)際要求，數(shù)據(jù)在幀存體中的存儲(chǔ)順序如圖5 所示，線(xiàn)存數(shù)據(jù)的傳輸順序與幀存存放有很大不同，因此線(xiàn)存向幀存的數(shù)據(jù)傳輸采用尋址的方式進(jìn)行。

圖5 幀存數(shù)據(jù)存放示意圖

由于幀存數(shù)據(jù)保存的是一幀完整的顯示圖像，那么為了避免視頻信號(hào)因?yàn)橥饨绺蓴_而產(chǎn)生突發(fā)脈沖，或者視頻采樣過(guò)程中丟失采樣目標(biāo)，造成顯示圖像的缺損而影響顯示效果，本文采用FPGA 內(nèi)部雙口RAM 的乒乓切換進(jìn)行幀存緩存[9]，并在幀存模塊的兩個(gè)幀存體之間引入寫(xiě)相關(guān)的功能，這樣既可以消除圖像缺損，又能夠使圖像產(chǎn)生衰減的效果。

1.2.5 像素輸出模塊

雷達(dá)視頻通過(guò)A/D 轉(zhuǎn)換電路，得到的是信號(hào)的灰度值數(shù)據(jù)，經(jīng)由數(shù)據(jù)變換到存儲(chǔ)在幀存中的像素格式也是如此。但雷達(dá)A 顯的顯示功能上是用X 坐標(biāo)軸表示距離，Y 坐標(biāo)表示信號(hào)的幅度。幀存中的像素輸出時(shí)，進(jìn)行一次數(shù)據(jù)格式轉(zhuǎn)換，將信號(hào)灰度轉(zhuǎn)換為圖像幅度。

首先對(duì)屏刷新的行同步進(jìn)行計(jì)數(shù)；其次在像素輸出時(shí)，將像素的信號(hào)灰度值與行同步計(jì)數(shù)結(jié)果相比較。若兩者相等，則判該像素為有，顯示該像素；反之，則判該像素為無(wú)，不進(jìn)行顯示。按以上方法處理后，輸出的就是像素的圖像幅度。數(shù)據(jù)格式轉(zhuǎn)換處理框圖如圖6 所示。

圖6 像素?cái)?shù)據(jù)格式轉(zhuǎn)換框圖

2 上位機(jī)軟件設(shè)計(jì)

本文設(shè)計(jì)基于Windriver 平臺(tái)的PCI 驅(qū)動(dòng)程序，得到用戶(hù)層PCI 函數(shù)庫(kù)，通過(guò)這些函數(shù)實(shí)現(xiàn)對(duì)硬件設(shè)備寄存器組的訪問(wèn)。為了實(shí)現(xiàn)系統(tǒng)的各項(xiàng)顯示功能，本文還要進(jìn)行上位機(jī)應(yīng)用程序的設(shè)計(jì)。

本文采用VC 平臺(tái)的MFC 函數(shù)類(lèi)庫(kù)來(lái)實(shí)現(xiàn)雷達(dá)顯示系統(tǒng)應(yīng)用程序設(shè)計(jì)[10]，上位機(jī)的應(yīng)用程序設(shè)計(jì)主要分為三個(gè)部分：一是雷達(dá)顯示控制單元；二是雷達(dá)信號(hào)源單元；三是讀寫(xiě)測(cè)試單元。表1 和表2 中所示為3 個(gè)功能單元的具體窗口功能列表。

表1 雷達(dá)顯示控制單元功能列表

根據(jù)具體的功能列表，完成雷達(dá)顯示系統(tǒng)軟件功能界面，如圖7 所示。

圖7 雷達(dá)顯示系統(tǒng)軟件

3 系統(tǒng)驗(yàn)證

雷達(dá)顯示板所有的功能設(shè)計(jì)全部圍繞一片F(xiàn)PGA 芯片展開(kāi)。除了FPGA 芯片之外，顯示板上還包括電源電路、雷達(dá)接口電路、圖形板接口電路、PCI 接口電路、兩片SRAM 存儲(chǔ)芯片、25 MHz 和27 MHz 晶振電路、JTAG接口以及AS 接口。其中雷達(dá)接口電路、圖形板接口電路以及PCI 接口電路均通過(guò)CPCI 插槽與外部連接。圖8所示為雷達(dá)顯示板硬件結(jié)構(gòu)圖。

圖8 雷達(dá)顯示板硬件結(jié)構(gòu)圖

本文根據(jù)系統(tǒng)驗(yàn)證要求搭建系統(tǒng)調(diào)試環(huán)境，系統(tǒng)調(diào)試環(huán)境主要由以下部分組成：調(diào)試底板、主板、圖形顯示板、雷達(dá)顯示板、顯示器、鍵盤(pán)鼠標(biāo)和電源模塊。按照要求對(duì)平臺(tái)進(jìn)行搭建。系統(tǒng)平臺(tái)搭建完畢后，通過(guò)EDA 環(huán)境將雷達(dá)顯示IP 核下載至雷達(dá)顯示板中，并將信號(hào)源的軟件描述通過(guò)上位機(jī)軟件環(huán)境加載至雷達(dá)顯示板中，啟動(dòng)系統(tǒng)調(diào)試環(huán)境，進(jìn)行系統(tǒng)驗(yàn)證。圖9 所示為系統(tǒng)驗(yàn)證環(huán)境圖，圖10 為雷達(dá)A 顯驗(yàn)證效果圖，從圖中可以看出，該雷達(dá)顯示IP 核能夠?qū)崿F(xiàn)雷達(dá)A 顯需求。

圖9 系統(tǒng)驗(yàn)證環(huán)境

圖10 雷達(dá)A 顯驗(yàn)證效果圖

針對(duì)本文設(shè)計(jì)的雷達(dá)顯示系統(tǒng)和原有雷達(dá)顯示系統(tǒng)的實(shí)時(shí)性問(wèn)題，本文通過(guò)對(duì)比兩者在不同功能模塊的數(shù)據(jù)延遲以及總體的數(shù)據(jù)延遲，對(duì)兩者性能進(jìn)行分析對(duì)比。表3 所示為新老雷達(dá)顯示板功能模塊的延遲時(shí)間。

表3 兩個(gè)系統(tǒng)各功能模塊延遲時(shí)間對(duì)比(ns)

從表3 中的延遲時(shí)間對(duì)比可知，本文雷達(dá)顯示系統(tǒng)的各個(gè)功能模塊相較原有的雷達(dá)顯示系統(tǒng)延遲時(shí)間都有所減少，特別是分選模塊和幀存模塊，由于作了相應(yīng)的改進(jìn)，實(shí)時(shí)性大幅度提高。

4 結(jié)論

本文主要完成了一種基于FPGA 的雷達(dá)A 式顯示電路設(shè)計(jì)與實(shí)現(xiàn)，該技術(shù)利用FPGA 芯片龐大的可編程邏輯單元以及豐富的成熟IP 核的優(yōu)勢(shì)，實(shí)現(xiàn)雷達(dá)輸入信號(hào)的接收、采樣、變換以及顯示的功能，簡(jiǎn)化了以往雷達(dá)顯示系統(tǒng)的硬件結(jié)構(gòu)，降低了信號(hào)的顯示延遲，整體提升雷達(dá)顯示性能。同時(shí)該設(shè)計(jì)可以通過(guò)進(jìn)一步修改內(nèi)部IP 核實(shí)現(xiàn)其他雷達(dá)顯示方式，使其具備硬件設(shè)備的通用性和可擴(kuò)展性。