一種用于高速高精度鎖相環(huán)的Sigma-Delta調(diào)制器設(shè)計(jì)

馬瑞山，劉 芳

（中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214035）

0 引 言

Sigma-Delta調(diào)制技術(shù)最初的運(yùn)用是在模數(shù)轉(zhuǎn)換領(lǐng)域。引入該技術(shù)，是為了降低信噪比對過采樣率的依賴性。由于它具有良好的噪聲整形功能，使得其應(yīng)用越來越廣泛，在小數(shù)分頻器中的應(yīng)用就是一個(gè)典型的例子[1-4]。在分頻器應(yīng)用中，Sigma-Delta調(diào)制器的輸出是不斷變化的，調(diào)制器連接到多模分頻器上使分頻比也不斷改變。由于調(diào)制器的高通特性，最終使得相位噪聲往高頻處集中，實(shí)現(xiàn)噪聲整形的目的。鎖相環(huán)（Phase Locked Loop，PLL）中有一個(gè)低通環(huán)路濾波器，具有低通特性，可以把集中在高頻處的噪聲阻隔下來[1]。由于其電路簡單而作用卻非常明顯，所以Sigma-Delta調(diào)制技術(shù)得到了很多關(guān)注和研究，并取得了廣泛的應(yīng)用。

為了適應(yīng)目前高速高精度數(shù)字小數(shù)分頻鎖相環(huán)的市場需求，眾多學(xué)者對Sigma-Delta調(diào)制技術(shù)進(jìn)行了研究。文獻(xiàn)[2]對用于小數(shù)分頻的脈沖吞咽分頻器進(jìn)行了結(jié)構(gòu)改造，在脈沖吞咽分頻器中加入了脈沖產(chǎn)生器，解決了脈沖吞咽分頻器在工作過程中出現(xiàn)誤分頻以及分頻偏移的問題。文獻(xiàn)[3]在傳統(tǒng)MASH調(diào)制器結(jié)構(gòu)中加入反饋抖動(dòng)電路，避免了傳統(tǒng)結(jié)構(gòu)中抖動(dòng)生成電路的復(fù)雜性，同時(shí)也減小了電路面積。文獻(xiàn)[4]在傳統(tǒng)MASH調(diào)制器的第一級(jí)引入了初始加載值，可以通過調(diào)節(jié)加載值到達(dá)改變PLL最終輸出相位的目的，避免了通過加入數(shù)字延時(shí)調(diào)節(jié)鎖相環(huán)輸出相位的復(fù)雜操作。文獻(xiàn)[5]通過脈沖吞咽分頻器和加抖動(dòng)的MASH調(diào)制器，實(shí)現(xiàn)了高速鎖相環(huán)的小數(shù)分頻器設(shè)計(jì)。以上文獻(xiàn)在實(shí)現(xiàn)小數(shù)分頻器時(shí)，對Sigma-Delta調(diào)制器的時(shí)鐘頻率要求都不高，分頻精度最大為24位，所以在對應(yīng)工藝下都很容易做到。

本設(shè)計(jì)在文獻(xiàn)[4]和文獻(xiàn)[5]的基礎(chǔ)上，對Sigma-Delta調(diào)制器中的累加器進(jìn)行了優(yōu)化與改進(jìn)，設(shè)計(jì)了并行累加器Sigma-Delta調(diào)制器，使Sigma-Delta調(diào)制器的速度得到了大幅提升。

1 系統(tǒng)結(jié)構(gòu)及原理

1.1 系統(tǒng)結(jié)構(gòu)

Sigma-Delta小數(shù)分頻鎖相環(huán)的系統(tǒng)結(jié)構(gòu)如圖1所示，主要由鑒頻/鑒相器、電荷泵、低通濾波器、壓控振蕩器、多模分頻器、Sigma-Delta調(diào)制器以及SPI寄存器配置模塊組成[6-8]。通過SPI總線配置Delta- Sigma調(diào)制器的整數(shù)值INT、分子值NUM、分母值DEN以及相位微調(diào)值SEED，由Sigma-Delta調(diào)制器產(chǎn)生不斷變化的分頻值Frac，多模分頻器根據(jù)輸入分頻值Frac實(shí)現(xiàn)任意分頻比的分頻操作，鑒頻/鑒相器識(shí)別參考頻率Fref與多模分頻器輸出頻率之間的誤差，并通過電荷泵與低通濾波器將相位誤差轉(zhuǎn)換為電壓信號(hào)控制壓控振蕩器調(diào)節(jié)輸出頻率[9]，最終達(dá)到跟蹤參考頻率Fref的目的。

圖1 Sigma-Delta小數(shù)分頻鎖相環(huán)系統(tǒng)結(jié)構(gòu)圖

1.2 小數(shù)分頻原理

小數(shù)分頻是指統(tǒng)計(jì)意義上的小數(shù)分頻，是通過Sigma-Delta調(diào)制器不斷地按一定規(guī)律控制鎖相環(huán)進(jìn)行不同的整數(shù)分頻，最終實(shí)現(xiàn)統(tǒng)計(jì)意義上的小數(shù)分頻[9-10]。設(shè)多模分頻器進(jìn)行N分頻和N+1分頻，Tn表示N分頻的時(shí)間，Tn+1表示N+1分頻的時(shí)間，則最終的輸出頻率Fout可表示為

式中：Fout為鎖相環(huán)輸出頻率，F(xiàn)ref為鎖相環(huán)參考頻率，N為分頻比整數(shù)部分，.F為分頻比小數(shù)部分。

通過SEED值進(jìn)行相位微調(diào)的公式可以表示為

式中：P為鎖相環(huán)輸出的相位移，232為SEED的最大值。相位微調(diào)精度為1/232×360°。

1.3 Sigma-Delta調(diào)制器噪聲整形原理

之所以在小數(shù)分頻鎖相環(huán)中采用Sigma-Delta調(diào)制器，是因?yàn)樗哂谐錾脑肼曊喂δ?，即通過Sigma-Delta調(diào)制器可以使相位噪聲往高頻處集中[11-14]。再加上鎖相環(huán)的低通特性，可以很容易地把集中在高頻處的噪聲阻隔下來[15-16]，從而達(dá)到降低分頻器對整個(gè)鎖相環(huán)環(huán)路噪聲的影響。下面介紹噪聲整形的原理。

如圖2（a）所示，在信號(hào)量化的過程中，不可避免地會(huì)產(chǎn)生量化誤差。量化誤差的范圍為-d/2～d/2。

圖2 信號(hào)的量化及噪聲功率

根據(jù)噪聲總功率的表示方法，量化噪聲的總功率可以表示為

式中：d是量化單位，x代表量化誤差。

過采樣率OSR定義為

式中：fs為過采樣頻率，fb為信號(hào)頻率。

如圖2（b）所示，PQ1(f)為過采樣前的噪聲功率譜，PQ2(f)為過采樣后的噪聲功率譜?？偟牧炕肼暪β什蛔?，由式（3）和式（4）可以得到：

所以分布在頻帶內(nèi)的噪聲功率為

由式（6）可知，過采樣率越高，頻帶中的噪聲功率PN越小，所以調(diào)整過采樣率可以進(jìn)行噪聲整形。

Sigma-Delta噪聲整形是通過運(yùn)用累加器和比較結(jié)構(gòu)把噪聲推到高頻[17-18]，再通過鎖相環(huán)的低通特性將高頻噪聲濾除。Sigma-Delta的噪聲傳遞函數(shù)可以寫為

式中：n是調(diào)制階數(shù)。把式（7）代入式（6），可以得到經(jīng)過整形的被采樣信號(hào)的頻帶內(nèi)噪聲為

由式（8）可以看出，帶內(nèi)噪聲和過采樣率及調(diào)制階數(shù)有關(guān)，調(diào)制階數(shù)越大，噪聲整形效果越好。

1.4 MASH結(jié)構(gòu)的Sigma-Delta調(diào)制器

MASH結(jié)構(gòu)的Sigma-Delta調(diào)制器是基于累加器設(shè)計(jì)的[10]。如圖3（a）所示的4階MASH累加器結(jié)構(gòu)，每個(gè)累加器根據(jù)輸入產(chǎn)生誤差值和量化值，最后通過ΔN公式消除誤差。

如圖3（b）所示，每級(jí)累加器的工作過程相同，不同的是第一級(jí)累加器多了一個(gè)相位微調(diào)控制數(shù)據(jù)SEED。通過調(diào)節(jié)SEED值可以對鎖相環(huán)輸出相位進(jìn)行微調(diào)。當(dāng)SEED值為0，其功能與其他累加器完全一致。以第一級(jí)累加器為例，累加器的工作過程為：輸入累加器的分母為DEN，分子為NUM。每經(jīng)過一個(gè)時(shí)鐘周期，累加器的值增大NUM，當(dāng)累加的值超過DEN，則產(chǎn)生一個(gè)進(jìn)位輸出信號(hào)C。同時(shí)累加的結(jié)果與DEN比較，當(dāng)累加的結(jié)果沒有大于DEN時(shí)，累加器延時(shí)一個(gè)單位時(shí)間后輸出本次累加的結(jié)果，并將此結(jié)果反饋回本級(jí)累加器進(jìn)行累加。當(dāng)累加的結(jié)果大于DEN時(shí)，累加器延時(shí)一個(gè)單位時(shí)間后輸出本次累加的結(jié)果減去DEN的值，并將此結(jié)果反饋回本級(jí)累加器進(jìn)行累加。

圖3 MASH1-1-1-1結(jié)構(gòu)圖

為了簡化公式推導(dǎo)，這里將輸入信號(hào)設(shè)為X[z]，通過對累加器結(jié)構(gòu)的分析，可以很容易得出一階累加器的傳輸函數(shù)為

e1[z]為累加器輸出的誤差信號(hào)，最后的移位操作是為了構(gòu)造高通函數(shù)時(shí)能消去低階噪聲而設(shè)計(jì)的。進(jìn)位輸出C1位寬為1，等于經(jīng)過噪聲整形后的量化誤差與輸入信號(hào)之和。其他累加器的傳輸函數(shù)也可以由此推出：

ΔN公式可以由噪聲整形原理及式（9）至式（12）推出：

從式（13）可以看出n階Sigma-Delta調(diào)制器最終輸出的低次項(xiàng)都被抵消掉了，噪聲只剩高次項(xiàng)，具有高通特性，可以進(jìn)行噪聲整形。

2 Sigma-Delta調(diào)制器中累加器結(jié)構(gòu)改進(jìn)

本文對Sigma-Delta調(diào)制器中的累加器結(jié)構(gòu)進(jìn)行改進(jìn)。改進(jìn)后的單級(jí)累加器細(xì)節(jié)如圖4所示。

圖4 改進(jìn)后的單級(jí)累加器細(xì)節(jié)圖

改進(jìn)后的結(jié)構(gòu)是在每個(gè)時(shí)鐘周期正常輸出誤差值c的前提下，將32位加法拆成了兩個(gè)并行的16位加法。具體做法是，將加法的誤差也就是低位加法器（sum_3和sum_4）的進(jìn)位和溢出通過寄存器DFF3放到下次累加過程中補(bǔ)償，達(dá)到整體累加過程中總的數(shù)據(jù)量不變。輸出誤差c則主要通過對含有分母DEN因子的累加器進(jìn)行判斷得出。由1.4節(jié)中的內(nèi)容可知，如果分母值DEN大于或等于累加結(jié)果值則C值為1’b0，相反如果DEN值小于累加結(jié)果值則C值為1’b1，具體電路中可以通過分母值與累加結(jié)果相減，然后通過判斷符號(hào)位的方式得出C值。同理，拆分后的電路也可以通過減法的形式得出正確的C值，通過高位比較和低位比較相結(jié)合的方式，最終得出C值。通過上述處理，在整個(gè)過程中達(dá)到與32位加法相同的效果。關(guān)鍵偽代碼如下所示。

其中，cin對上次輸出結(jié)果進(jìn)行補(bǔ)償，cin[0]為低位相加時(shí)的進(jìn)位；cin[1]為低位減法器的符號(hào)位，如果cin[1]為1，則表明本次反饋回來的低位是負(fù)數(shù)的補(bǔ)碼，即向高位借位相減后的結(jié)果，所以高位需要減去cin[1]；co_m是低位相加產(chǎn)生的進(jìn)位，co_s是低位相減后的符號(hào)位，cmp_eq是高位是否相等的判斷結(jié)果，co是輸出的用于補(bǔ)常的數(shù)據(jù)。

3 仿真結(jié)果與分析

3.1 仿真結(jié)果總結(jié)分析

通過Verilog HDL硬件語言對改進(jìn)后的結(jié)構(gòu)進(jìn)行描述，使用Synopsys VCS工具對改進(jìn)后結(jié)構(gòu)和傳統(tǒng)結(jié)構(gòu)的輸出進(jìn)行了對比驗(yàn)證，并且通過Design Compiler工具基于0.11μm CMOS工藝完成了邏輯綜合。

Synopsys VCS工具仿真對比的部分截圖如圖5（a）和圖5（b）所示。可以看到，改進(jìn)后的結(jié)構(gòu)每級(jí)輸出中多了2位寄存器數(shù)據(jù)co，用于補(bǔ)償本次累加器的輸出；改進(jìn)后的結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)最終輸出的delta_n一致，說明改進(jìn)后的結(jié)構(gòu)能同位替換傳統(tǒng)結(jié)構(gòu)。

圖5 改進(jìn)前后輸出對比

綜合結(jié)果顯示，傳統(tǒng)結(jié)構(gòu)四級(jí)級(jí)聯(lián)SS-coner下只能達(dá)到325 MHz，在同樣約束條件下，改進(jìn)后的結(jié)構(gòu)四級(jí)級(jí)聯(lián)SS-coner能達(dá)到400 MHz，相比傳統(tǒng)結(jié)構(gòu)速度提升了23.77%。傳統(tǒng)結(jié)構(gòu)綜合后面積為36 827.520 6 μm2，改進(jìn)后的結(jié)構(gòu)綜合后面積為37 930.560 5 μm2，面積相比傳統(tǒng)結(jié)構(gòu)多了2.99%。

圖5（c）和圖5（d）分別為對改進(jìn)后的MASH 3階結(jié)構(gòu)和MASH 4階結(jié)構(gòu)的輸出進(jìn)行頻譜分析的結(jié)果?？梢钥闯鯯igma-Delta調(diào)制器將噪聲推向高頻的特性，與1.3節(jié)中Sigma-Delta噪聲整形的理論相符，達(dá)到了噪聲整形的目的。

3.2 不同文獻(xiàn)對比

不同文獻(xiàn)中Sigma-Delta調(diào)制器的設(shè)計(jì)參數(shù)及鎖相環(huán)輸出頻率對比如表1所示，可以看出，相比本設(shè)計(jì)而言，其他小數(shù)分頻的分頻精度相對較低，輸出頻率范圍較窄，對速度要求不是很高。當(dāng)鎖相環(huán)輸出頻率較高時(shí)，本設(shè)計(jì)中的Sigma-Delta調(diào)制器將會(huì)有較突出的優(yōu)勢。

表1 不同小數(shù)分頻鎖相環(huán)設(shè)計(jì)參數(shù)對比

4 結(jié) 語

本文針對高速高精度小數(shù)鎖相環(huán)，設(shè)計(jì)了一款高速Sigma-Delta小數(shù)分頻器，并通過Verilog HDL語言進(jìn)行了實(shí)現(xiàn)，使用DC綜合工具基于0.11 μm CMOS工藝進(jìn)行了綜合，使用VCS工具對設(shè)計(jì)進(jìn)行了驗(yàn)證。最終結(jié)果顯示，本文設(shè)計(jì)的Sigma-Delta調(diào)制器能夠?qū)崿F(xiàn)噪聲整形的目的，且相比傳統(tǒng)四級(jí)結(jié)構(gòu)的Delat-Sigma調(diào)制器，在增加2.99%面積的情況下，速度提升了23.77%。