一種基于FPGA的多面陣?yán)走_(dá)時序控制器設(shè)計(jì)*

陳昌勇，張良俊，楊 媛，劉文佳，葉 舟，馮正康

(上海航天電子技術(shù)研究所，上海 201109)

0 引 言

雷達(dá)作為一種性能穩(wěn)定的探測設(shè)備，對運(yùn)動目標(biāo)具有較好的檢測能力，是防御威脅的重要手段。然而對于無人機(jī)這類目標(biāo)，背景雜波強(qiáng)，目標(biāo)回波微弱，受強(qiáng)地雜波影響嚴(yán)重，因此目標(biāo)檢測更加困難[1]。傳統(tǒng)的單面旋轉(zhuǎn)雷達(dá)盡管已經(jīng)從一維相掃發(fā)展到二維相掃，但對于無人機(jī)探測來說，雷達(dá)數(shù)據(jù)率小，不利于跟蹤機(jī)動性強(qiáng)的無人機(jī)目標(biāo)。多面陣?yán)走_(dá)是相控陣?yán)走_(dá)的一種，其利用多個二維相掃陣面協(xié)同工作實(shí)現(xiàn)多空域覆蓋，省去了傳統(tǒng)雷達(dá)的伺服機(jī)構(gòu)，拆裝靈活，同時可大幅度提高雷達(dá)數(shù)據(jù)率，改善雷達(dá)多目標(biāo)跟蹤能力，能有效地探測無人機(jī)類“低慢小”目標(biāo)[2-5]。

針對某多面陣?yán)走_(dá)工作模式多、資源調(diào)度復(fù)雜、時序控制繁瑣等問題，本文提出了一種基于現(xiàn)場可編程門陣列(Field Programmable Gate Array,FPGA)的時序控制器設(shè)計(jì)方案，以滿足多面陣?yán)走_(dá)的應(yīng)用需求，在反無人機(jī)雷達(dá)領(lǐng)域具有廣泛的應(yīng)用前景。

1 時序控制系統(tǒng)

多面陣?yán)走_(dá)時序控制系統(tǒng)如圖1所示，該系統(tǒng)由顯控計(jì)算機(jī)、信號處理系統(tǒng)、時鐘源、定位定向設(shè)備以及4個天線陣面組成。其中，顯控計(jì)算機(jī)主要完成雷達(dá)工作陣面選擇，雷達(dá)工作模式、工作狀態(tài)等命令的控制；信號處理系統(tǒng)由中央處理器(Central Processing Unit,CPU)、FPGA等組成，CPU根據(jù)顯控命令完成時序控制參數(shù)等調(diào)度報文的下發(fā)，F(xiàn)PGA用于實(shí)現(xiàn)時序控制器的主要功能；時鐘源作為信號處理系統(tǒng)的時鐘來源；定位定向設(shè)備用于給信號處理系統(tǒng)傳輸秒脈沖等信息；天線陣面由波控機(jī)、頻綜接收機(jī)以及天線組成，4個天線陣面根據(jù)時序控制器的時序信號和報文進(jìn)行協(xié)同工作并回告狀態(tài)。

圖1 多面陣?yán)走_(dá)時序控制系統(tǒng)示意圖

2 時序控制器設(shè)計(jì)

2.1 時序控制器組成

作為時序控制系統(tǒng)的核心，時序控制器要負(fù)責(zé)控制多個陣面協(xié)同工作，實(shí)現(xiàn)雷達(dá)時間資源以及報文的實(shí)時分配。因此，要求時序控制器處理速度快、配置靈活、接口豐富。綜合考慮，選用FPGA完成該控制器的設(shè)計(jì)。

如圖2所示，時序控制器具備接口控制、報文收發(fā)、時序產(chǎn)生等功能，由Peripheral Component Interconnect Express(PCIe)接口模塊、參數(shù)表模塊、報文解析模塊、報文回告模塊、時序產(chǎn)生模塊、內(nèi)部控制模塊、外部控制模塊、通用異步收發(fā)器(Universal Asynchronous Receiver/Transmitter,UART)接口模塊、控制器局域網(wǎng)絡(luò)(Controller Area Network,CAN)接口模塊等組成。

圖2 時序控制器組成框圖

2.2 工作時序設(shè)計(jì)

在多面陣?yán)走_(dá)中，時序控制器的主要功能之一便是根據(jù)調(diào)度報文及參數(shù)產(chǎn)生時序信號，用于控制各個分系統(tǒng)之間有條不紊地工作。

時序信號的產(chǎn)生主要由PCIe接口模塊、報文解析模塊、參數(shù)表模塊、時序產(chǎn)生模塊共同完成，隨后通過UART接口模塊送出。多面陣?yán)走_(dá)的主要工作時序如圖3所示。

圖3 多面陣?yán)走_(dá)主要工作時序示意圖

2.3 PCIe總線接口設(shè)計(jì)

PCIe總線是一種高速串行點(diǎn)對點(diǎn)雙通道高帶寬傳輸總線，相比于其他主流總線，其速度快、實(shí)時性好、可控性佳，被廣泛用于實(shí)現(xiàn)外部設(shè)備與CPU的通信[6]。

本設(shè)計(jì)利用FPGA自帶IP核等資源實(shí)現(xiàn)了PCIe總線接口的功能，保證了CPU和FPGA之間的快速通信。

圖4是PCIe接口模塊頂層設(shè)計(jì)原理圖。其中，讀寫地址和讀寫數(shù)據(jù)位寬均為16 b；模塊內(nèi)讀寫分開，使用獨(dú)立接口和獨(dú)立時鐘；內(nèi)部提供自定義寄存器，可靈活配置相應(yīng)功能。

圖4 PCIe接口模塊頂層設(shè)計(jì)原理圖

2.4 UART接口設(shè)計(jì)

多面陣?yán)走_(dá)工作時，時序控制器需要與多個分系統(tǒng)進(jìn)行穩(wěn)定的通信，將時序信號和調(diào)度報文及時送出；與此同時，接收來自各分系統(tǒng)的狀態(tài)回告，確保整個通信鏈路有序運(yùn)行。為此，本設(shè)計(jì)選用RS422標(biāo)準(zhǔn)來實(shí)現(xiàn)UART接口的功能。利用差分傳輸?shù)膬?yōu)勢，保證了更好的抗噪聲性能和更遠(yuǎn)的傳輸距離[7]。

UART接口模塊頂層設(shè)計(jì)原理圖如圖5所示。在本設(shè)計(jì)中，波特率、校驗(yàn)類型等都進(jìn)行了參數(shù)化處理，可根據(jù)實(shí)際需求進(jìn)行選擇。

圖5 UART接口模塊頂層設(shè)計(jì)原理圖

2.5 CAN總線接口設(shè)計(jì)

為確保多面陣?yán)走_(dá)能更為精確地探測到目標(biāo)，時序控制器需及時獲取定位定向設(shè)備送出的秒脈沖、位置等信息。

考慮到CAN總線組網(wǎng)自由、擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)，在與定位定向設(shè)備通信時，除秒脈沖以外的其他信息均采用CAN總線傳輸，秒脈沖采用RS422串口傳輸。

圖6是CAN接口模塊頂層設(shè)計(jì)原理圖。模塊設(shè)計(jì)時，對CAN數(shù)據(jù)率、幀格式等進(jìn)行了參數(shù)化處理，便于模塊的拓展與維護(hù)。

圖6 CAN接口模塊頂層設(shè)計(jì)原理圖

3 驗(yàn)證方案設(shè)計(jì)

3.1 PCIe總線接口驗(yàn)證方案設(shè)計(jì)

PCIe總線接口的通信主要包括圖7所示的兩條鏈路。其中，鏈路①代表FPGA發(fā)CPU收，主要用于傳輸各分系統(tǒng)的回告BIT；鏈路②代表CPU發(fā)，F(xiàn)PGA收，主要用于傳輸時序參數(shù)等調(diào)度報文。

圖7 CPU與FPGA通信鏈路圖

對于PCIe總線接口的驗(yàn)證，可采用如下方式：

(1)對于鏈路①的驗(yàn)證，首先在FPGA中存儲多組數(shù)據(jù)，通過FPGA的虛擬輸入/輸出(Virtual Input/Output,VIO)核來選擇要發(fā)送的數(shù)據(jù)包，CPU收到FPGA給的幀中斷后將收到的數(shù)據(jù)與地址存下來，然后將FPGA發(fā)送的數(shù)據(jù)包與CPU收到的數(shù)據(jù)包進(jìn)行對比，驗(yàn)證傳輸是否正確；

(2)對于鏈路②的驗(yàn)證，首先在CPU中存儲多組數(shù)據(jù)，分別發(fā)送給FPGA，F(xiàn)PGA將收到的數(shù)據(jù)與地址存下來，然后將CPU發(fā)送的數(shù)據(jù)包與FPGA收到的數(shù)據(jù)包進(jìn)行對比，驗(yàn)證傳輸?shù)恼_性。

3.2 UART接口驗(yàn)證方案設(shè)計(jì)

對于UART接口的驗(yàn)證，可利用USB轉(zhuǎn)串口工具，連接時序控制器待測的RS422接口與計(jì)算機(jī)，分別驗(yàn)證以下兩個功能：

(1)利用計(jì)算機(jī)上的串口調(diào)試助手按固定周期進(jìn)行發(fā)包，用FPGA進(jìn)行收包，將FPGA收下來的數(shù)據(jù)包與串口調(diào)試助手發(fā)送的數(shù)據(jù)包進(jìn)行對比，驗(yàn)證UART接口接收功能是否正常；

(2)首先在FPGA中按包格式存儲多組數(shù)據(jù)，然后通過FPGA的VIO核來選擇要發(fā)送的數(shù)據(jù)包，利用串口調(diào)試助手進(jìn)行收數(shù)，最后將FPGA發(fā)送的數(shù)據(jù)與串口調(diào)試助手收到的數(shù)據(jù)進(jìn)行比對，驗(yàn)證UART發(fā)送功能是否正常。

3.3 CAN總線接口驗(yàn)證方案設(shè)計(jì)

CAN總線接口的驗(yàn)證可借助CAN調(diào)試工具連接時序控制器待測的CAN接口與計(jì)算機(jī)，驗(yàn)證CAN接口的收發(fā)功能。

為驗(yàn)證CAN接口的接收功能是否正常，利用計(jì)算機(jī)上的CAN調(diào)試助手作為發(fā)端，選好數(shù)據(jù)率和幀格式，向FPGA發(fā)送數(shù)據(jù)包，F(xiàn)PGA在收到數(shù)據(jù)后，將數(shù)據(jù)與CAN調(diào)試助手發(fā)送的數(shù)據(jù)進(jìn)行比較。

為驗(yàn)證CAN接口的發(fā)送功能是否正常，首先在FPGA中按包格式存儲多組數(shù)據(jù)，然后通過FPGA的VIO核來選擇要發(fā)送的數(shù)據(jù)包，利用計(jì)算機(jī)上的CAN調(diào)試助手作為收端，接收FPGA發(fā)送的數(shù)據(jù)，最后將FPGA發(fā)送的數(shù)據(jù)與CAN調(diào)試助手收到的數(shù)據(jù)進(jìn)行比較。

3.4 工作時序驗(yàn)證方案設(shè)計(jì)

時序控制器設(shè)計(jì)完成后，首先對PCIe總線接口以及UART接口進(jìn)行驗(yàn)證，驗(yàn)證無誤后再對產(chǎn)生的時序信號作如下驗(yàn)證：

(1)用顯控計(jì)算機(jī)對雷達(dá)工作模式等命令進(jìn)行下發(fā)，利用FPGA開發(fā)工具對時序信號進(jìn)行抓取，通過時序信號的內(nèi)部計(jì)數(shù)值，可以確定時序信號的脈寬和周期，再與所設(shè)計(jì)的參數(shù)進(jìn)行對比，即可驗(yàn)證時序信號是否正確；

(2)在(1)驗(yàn)證無誤的基礎(chǔ)上，利用示波器抓取時序控制器待測RS422接口送出的時序信號，通過測量其脈寬和周期，對比設(shè)計(jì)參數(shù)，驗(yàn)證其信號是否正確。

4 在線驗(yàn)證

根據(jù)提出的驗(yàn)證方案，設(shè)計(jì)優(yōu)先對PCIe總線接口、UART接口以及CAN總線接口的功能進(jìn)行了正確驗(yàn)證。在此基礎(chǔ)上，通過FPGA開發(fā)工具將設(shè)計(jì)文件燒寫、固化，對時序控制器的主要功能進(jìn)行了在線驗(yàn)證。

4.1 工作時序驗(yàn)證

多面陣?yán)走_(dá)要求時序控制器根據(jù)各種工作模式和狀態(tài)產(chǎn)生正確的時序信號，從而保證多個陣面的有序工作。

為了在線驗(yàn)證時序控制器產(chǎn)生的時序信號是否正確，實(shí)驗(yàn)時通過顯控計(jì)算機(jī)來切換雷達(dá)工作模式和狀態(tài)，同時利用FPGA開發(fā)工具對時序信號進(jìn)行在線抓取。

圖8是多面陣?yán)走_(dá)實(shí)際工作時抓取到的某種工作模式下的主要工作時序信號，通過與設(shè)計(jì)參數(shù)進(jìn)行對比，發(fā)現(xiàn)時序控制器產(chǎn)生的時序信號符合要求。通過此方法，本設(shè)計(jì)也驗(yàn)證了其他工作模式和狀態(tài)下產(chǎn)生的時序信號，結(jié)果正常。

圖8 多面陣?yán)走_(dá)主要工作時序驗(yàn)證圖

4.2 模擬中頻仿真驗(yàn)證

時序控制器不僅要產(chǎn)生時序信號，還要根據(jù)時序信號去調(diào)度各個陣面工作，只有時序信號與調(diào)度參數(shù)能夠成功匹配，才能確保整個控制的正確性。

為了在線驗(yàn)證此功能，本設(shè)計(jì)利用顯控進(jìn)行模擬中頻仿真等命令的下發(fā)，利用時序控制器將調(diào)度參數(shù)和產(chǎn)生的時序信號發(fā)送到各陣面，頻綜接收機(jī)根據(jù)收到的時序和參數(shù)產(chǎn)生模擬中頻仿真信號，然后通過模數(shù)轉(zhuǎn)換子卡將信號送到FPGA進(jìn)行抓取驗(yàn)證。

圖9是多面陣?yán)走_(dá)模擬中頻仿真驗(yàn)證圖，主要驗(yàn)證時序控制器在不同工作脈沖(Receiving Reference Pulse,RRP)下工作時脈寬與目標(biāo)信號是否匹配，同時驗(yàn)證2 km模擬目標(biāo)采集是否正常。

(a)RRP脈寬為短脈寬時的2 km模擬中頻仿真

如圖9(a)所示，當(dāng)RRP脈寬為短脈寬時，目標(biāo)信號與脈寬相匹配；同時，通過計(jì)算RRP上升沿與目標(biāo)信號的后端距離可知模擬目標(biāo)出現(xiàn)在2 km附近。圖9(b)是RRP脈寬為長脈寬時的2 km模擬中頻仿真，通過計(jì)算發(fā)現(xiàn)，目標(biāo)信號與長脈寬相匹配，目標(biāo)出現(xiàn)在2 km附近。由圖9可知，時序控制器相關(guān)功能運(yùn)行正常，滿足設(shè)計(jì)要求。

通過模擬中頻仿真實(shí)驗(yàn)在線驗(yàn)證了時序控制器的時序產(chǎn)生、參數(shù)調(diào)度等主要功能。

5 結(jié) 論

本文提出了一種基于FPGA的多面陣?yán)走_(dá)時序控制器設(shè)計(jì)方案。在時序控制器的設(shè)計(jì)過程中，該方案優(yōu)先進(jìn)行了通用化、參數(shù)化、可測試性設(shè)計(jì)，有利于程序的維護(hù)、拓展以及產(chǎn)品功能的測試驗(yàn)證；充分考慮了多面陣?yán)走_(dá)工作模式多、資源和時序調(diào)度復(fù)雜的問題，利用FPGA接口豐富、速度快的優(yōu)點(diǎn)實(shí)現(xiàn)了時序產(chǎn)生、PCIe接口等功能。

目前，該時序控制器已成功地應(yīng)用于某型多面陣?yán)走_(dá)，各項(xiàng)功能得到了充分驗(yàn)證，性能穩(wěn)定，效果良好。