陳偉華,馬秀林,管晟超,張 靜,葉仁杰,李明躍,黃 鎮(zhèn)
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關(guān)鍵字:合并單元;異常大數(shù);繼電保護;誤動
對于不涉及系統(tǒng)穩(wěn)定的220 kV智能變電站[1],普遍采取模擬量輸入式合并單元給間隔層保護和測控提供采樣數(shù)據(jù)。合并單元作為提供采樣電流、電壓的過程層設(shè)備,用以對來自TV/TA數(shù)據(jù)進行時間相關(guān)組合,將組合后數(shù)字量依照IEC 61850規(guī)定格式發(fā)送給間隔層和站控層設(shè)備[2]。一旦合并單元異常,將導致間隔層設(shè)備采樣到錯誤數(shù)據(jù),做出錯誤邏輯判斷,引發(fā)保護誤動/拒動、測控誤遙測等嚴重問題[3-5]。本文分析了一起220 kV主變保護中壓側(cè)合并單元異常大數(shù)導致誤動的事故,并提出改進措施。
220 kV事故變電站220 kV側(cè)為雙母接線,110 kV側(cè)為單母分段接線,35 kV為單母分段接線。該220 kV事故變#2主變采用主后備一體化主變保護,雙重化配置,故障前系統(tǒng)運行方式及示意圖如圖1所示。
圖1 故障前系統(tǒng)運行方式及相關(guān)接線
某年6月17日0:20:30,在一次設(shè)備無任何故障情況下,220 kV事故變#2主變第二套差動保護動作,#2主變?nèi)齻?cè)開關(guān)跳閘,#2主變第一套保護未動作。所有110 kV出線下一級110 kV變電站110 kV備自投均正確動作,220 kV事故變35 kV母分備自投正確動作,故本次事故未造成負荷損失。
搶修人員達到現(xiàn)場后開展檢查,結(jié)果如下。
保護檢查:#2主變第一套保護未動作,跳閘前三相差流正常。#2主變第二套差動保護動作,縱差A(yù)相差流1.1 kA,B相差流2.2 kA,C相差流1.35 kA。跳閘前0:16:08,報“#2主變第二套保護SV總告警”“#2主變第二套保護裝置異常”信號。
錄波檢查:查詢錄波信息發(fā)現(xiàn)#2主變中壓側(cè)B、C相0:15:58起至跳閘時段有錄波電流波形異常。
檢修人員達到現(xiàn)場時,實時錄波顯示#2主變第二套中壓側(cè)合并單元異常波形仍存在。
2.2.1 主變保護記錄
檢查主變保護裝置記錄,主變保護裝置報接收合并單元雙AD不一致告警,0:20:30差動保護動作。
檢查主變保護裝置錄波,保護電流通道出現(xiàn)比較明顯的異常大數(shù),其中B相、C相雙AD通道均明顯異常,且動作后異常數(shù)據(jù)仍未消失。
2.2.2 網(wǎng)分報文記錄
檢查異常時間段網(wǎng)分裝置報文,相關(guān)通道分析如下:
保護電流通道(AD自采)均存在異常大數(shù),其中保護Ia_AD1僅個別異常數(shù)據(jù),保護Ia_AD2、保護Ib_AD1/AD2、保護Ic_AD1/AD2較為頻繁。
測量電流通道(AD自采)未出現(xiàn)異常數(shù)據(jù)。
級聯(lián)電壓通道(SV接收、AD自采)未出現(xiàn)異常數(shù)據(jù)。
備用保護電流部分通道異常,備用電壓通道未出現(xiàn)異常數(shù)據(jù)。
2.2.3 合并單元記錄
合并單元間歇性告警AD自檢異常,無其他異常告警。(說明:“測量值:00000002”指AD采5 V電源異常,對應(yīng)AD自檢通道5V_AD1/AD2)。
現(xiàn)場采用復(fù)位CPU、復(fù)位AD、復(fù)位FPGA,采樣異常無法消除;重配置FPGA門電路后,采樣異?,F(xiàn)象消失,故排除CPU、軟件、AD芯片等問題,確定為FPGA邏輯門電路錯誤引起兩片獨立AD芯片采樣數(shù)據(jù)同時異常。
AD芯片(UAA4和UAC4)實現(xiàn)保護量獨立雙AD采樣,AD芯片(UAB4和UAD4)實現(xiàn)測量量單AD采樣,AD采樣通道分布如表1所示。
由“2.2間隔層設(shè)備信息記錄”知,保護雙AD通道均異常,而測量AD正常。5 V自檢通道異常,而±12 V自檢通道正常。結(jié)合表1可知,異常通道均存在于AD芯片UAA4和UAC4,而其他AD芯片正常。
表1 AD采樣通道分布
故障合并單元采用一塊FPGA芯片控制所有AD芯片數(shù)據(jù)讀取、串并轉(zhuǎn)換等功能。異常時間段網(wǎng)分報文表明,用于保護電流采集的2路AD芯片對應(yīng)的全部采樣通道存在異常數(shù)據(jù),而另3塊AD芯片對應(yīng)的采樣通道數(shù)據(jù)(包括測量電流)未出現(xiàn)異常。
進一步分析可知合并單元雙AD異常大數(shù)是FPGA邏輯門在AD芯片采樣接口處理環(huán)節(jié)出錯,因為FPGA邏輯門與每個AD芯片一一對應(yīng),以實現(xiàn)各通道數(shù)據(jù)的串并轉(zhuǎn)換,此處邏輯門錯誤將會單獨導致相關(guān)聯(lián)AD芯片通道的數(shù)據(jù)異常。
合并單元中每個AD芯片采集6個通道數(shù)據(jù),每個通道數(shù)據(jù)16位。AD芯片以80 ns為周期,按串行方式依次輸出6個通道數(shù)據(jù)96個比特位采樣值。FPGA芯片針對每個AD芯片配置了16個邏輯單元,實現(xiàn)AD采樣結(jié)果串并轉(zhuǎn)換。AD芯片由高到底串行輸出數(shù)據(jù),最高位的數(shù)據(jù)bit95進入FPGA后,首先在邏輯單元0中進行寄存。在下一個輸出周期到來時,邏輯單元0的數(shù)據(jù)bit95移入高位邏輯單元1中,同時邏輯單元0寄存最新進入的數(shù)據(jù)bit94。如此重復(fù),經(jīng)過16個周期后16個邏輯單元就鎖存串行輸入的16位AD采樣結(jié)果bit95~80,完成1個AD數(shù)據(jù)通道的串并轉(zhuǎn)換。
從AD1、AD2原始數(shù)據(jù)中摘出異常采樣點高8bit,分析表明:AD1從bit12開始出錯,即高4bit出錯,且bit12~15值固定且為1;AD2從bit11開始出錯,即高5bit出錯,其中bit12~14值固定且為1。
每個AD芯片對應(yīng)16個邏輯單元,則5片AD芯片共80個邏輯單元分布在11個不同邏輯陣列塊中,每個邏輯陣列塊可配置16個邏輯單元,如表2所示。
AD1的LE標記為b0~b15;AD2的LE標記為c0~c15。由表2可知AD1的bit12的邏輯單元b12和AD2的bit11、bit12和bit15的邏輯單元c11、c12和c15均位于邏輯陣列塊LAB_X3_Y11中。
表2 LE(邏輯單元)分布表
因此,可以進一步縮小FPGA異常的范圍:邏輯陣列塊LAB_X3_Y11中涉及邏輯單元的公共部分出現(xiàn)異常,導致用于第1路ADbit12和第2路ADbit11、bit12和bit15采樣數(shù)據(jù)移位寄存的邏輯單元b12、c11、c12和c15同時出現(xiàn)異常,使得AD1數(shù)據(jù)的高4位和AD2數(shù)據(jù)的高5位出現(xiàn)由0~1的隨機翻轉(zhuǎn)。
現(xiàn)場更換整套合并單元,并將故障合并單元進行測試,進行-40~70℃高低溫循環(huán)烤機測試。
測試表明FPGA芯片經(jīng)長時間溫變產(chǎn)生芯片失效,導致邏輯陣列塊出現(xiàn)異常0~1單粒子翻轉(zhuǎn)[6-7](FPGA型號EP4CE30F23,美國ALTERA,年失效率為0.0004%)。
優(yōu)化FPGA的LE(邏輯單元)分配。保護AD1和AD2的LE分布在不同LAB(邏輯陣列塊),防止單個LAB異常引起多路AD采樣異常。
增加FPGA冗余處理和異常檢測。將AD串并轉(zhuǎn)換雙重化,雙路串并轉(zhuǎn)換執(zhí)行校驗碼互驗,如圖2所示。
圖2 優(yōu)化后AD采樣原理示意圖
實現(xiàn)AD采樣元器件級雙重化。雙重化AD芯片采樣接口處理門邏輯或雙重化FPGA芯片。故障合并單元采用“雙AD+單FPGA”模式,改進采用“雙AD+雙FPGA+互校”(失效率0.0004%兩塊FPGA同時失效可能性為0),如圖3所示。
圖3 優(yōu)化后AD采樣元器件結(jié)構(gòu)
合并單元是智能站最重要的過程層設(shè)備,目前相關(guān)規(guī)范[8-9]只對AD數(shù)據(jù)不一致且僅一路AD采樣異常作了規(guī)定。通過本文可知當包含不同AD芯片邏輯單元(LE)的公共邏輯陣列塊(LAB)失效引起單粒子翻轉(zhuǎn)時會造成雙AD采樣均異常大數(shù),導致保護誤動?;诖吮疚奶岢鰞?yōu)化LE分配、增加冗余處理和異常檢測、采樣元器件雙重化3點整改措施。