三模冗余與門尺寸調(diào)整在不同工藝中的加固特征比較

譚馳譽(yù)，李 炎，程 旭，韓 軍，曾曉洋

(復(fù)旦大學(xué) 微電子學(xué)院，上海 201203)

隨著晶體管尺寸的減小，集成電路向集成度更高和工作速度更快的方向快速發(fā)展。然而，集成電路對(duì)輻射粒子攻擊造成的軟錯(cuò)誤也越來越敏感[1]。為減少此類軟錯(cuò)誤，過去的研究更多關(guān)注于時(shí)序單元(寄存器，觸發(fā)器)的加固[2-3]。但隨著工藝水平的不斷提升，組合電路貢獻(xiàn)的軟錯(cuò)誤率(soft error rate，SER)正不斷接近甚至超過時(shí)序單元貢獻(xiàn)的軟錯(cuò)誤率[4]。三模冗余(triple modular redundancy，TMR)和門尺寸調(diào)整(gate-sizing，GS)是廣泛用于降低組合電路SER的2種經(jīng)典加固方法[5-9]。

Tan等[10]提出了一種可對(duì)組合電路進(jìn)行靈活分組加固的通用高效率TMR加固方法(general efficiency TMR，GE-TMR)，以滿足多樣化的設(shè)計(jì)裕量。同時(shí)，該工作基于提出的解分布優(yōu)化NSGA-II算法(SDON)設(shè)計(jì)了能同時(shí)考慮SER、面積和延時(shí)3個(gè)指標(biāo)的多目標(biāo)優(yōu)化架構(gòu)，并基于該優(yōu)化架構(gòu)詳細(xì)分析了GE-TMR和GS加固方法在SER，面積和延時(shí)3個(gè)指標(biāo)上的特征表現(xiàn)。然而，文獻(xiàn)[10]只討論了GE-TMR和GS加固方法在65 nm工藝半導(dǎo)體中的特征表現(xiàn)，缺乏考慮工藝差異對(duì)加固方法特征表現(xiàn)的影響。

本文將分析工藝差異對(duì)組合電路軟錯(cuò)誤評(píng)估的影響，并對(duì)比GE-TMR和GS加固方法在65 nm和28 nm工藝電路中的特征表現(xiàn)，研究工藝差異對(duì)加固方法的影響。研究結(jié)果可為集成電路進(jìn)行優(yōu)化加固設(shè)計(jì)提供指導(dǎo)。

1 加固方法和優(yōu)化算法

1.1 GE-TMR加固方法

TMR加固方法的加固原理是將電路模塊復(fù)制成3份，并在輸出端添加表決單元(voter)，利用voter的多數(shù)表決能力實(shí)現(xiàn)在任意一個(gè)模塊出現(xiàn)錯(cuò)誤時(shí)依舊能保證整體的正確輸出，因此這種加固方法的可靠性很高。GE-TMR加固方法是TMR加固方法在組合電路中的細(xì)粒度拓展，目的是在TMR加固方法高可靠性的前提下，實(shí)現(xiàn)對(duì)組合邏輯電路進(jìn)行靈活的部分加固，以適應(yīng)多樣化的設(shè)計(jì)裕量條件。然而，靈活的部分加固將會(huì)在組合電路中產(chǎn)生多個(gè)TMR模塊，引入多個(gè)voter。voter被輻射粒子攻擊后同樣會(huì)產(chǎn)生軟錯(cuò)誤，且voter自身存在面積和延時(shí)。所以，在保證組合邏輯電路靈活性的同時(shí)盡量減少voter的數(shù)目是需解決的關(guān)鍵問題。

GE-TMR加固方法是通過圖論中最大連通子圖的原理實(shí)現(xiàn)voter最少化，加固流程如圖1所示。圖1(a)為待加固的目標(biāo)電路，其中，B、D、E和G為選中的需要被加固的邏輯門。目標(biāo)電路首先會(huì)被抽象成由頂點(diǎn)(V)和邊(E)構(gòu)成的圖GO，如圖1(b)所示。圖1(b)中，V包含所有的邏輯門和輸入輸出端，E包含V中所有頂點(diǎn)之間的連線。假設(shè)圖GH為圖GO基于所有待加固邏輯門得到的導(dǎo)出子圖。求出圖GH中所有的最大連通子圖，并將圖GH中所有頂點(diǎn)按照最大連通子圖進(jìn)行分組，如圖1(c)所示。最后，按照分組將待加固邏輯門劃分為多個(gè)子電路，并對(duì)每個(gè)子電路進(jìn)行TMR加固，如圖1(d)所示。GE-TMR加固方法使整個(gè)加固電路只需在所有分組子電路輸出端添加有限的voter，能最大化voter的利用率。

1.2 GS加固方法

GS加固方法是組合電路軟錯(cuò)誤加固研究中十分熱門的加固方法，該方法通過調(diào)整邏輯門尺寸提高邏輯門抵抗粒子攻擊的能力。圖2為邏輯電路中門尺寸變化對(duì)單粒子瞬態(tài)(single event transient, SET)的影響示意圖。較小尺寸的邏輯門具有較低的臨界電荷，受到輻射粒子攻擊后更容易產(chǎn)生SET脈沖，如圖2(a)所示。較大的邏輯門具有足夠多的存儲(chǔ)電荷量，其固有慣性可抑制SET脈沖的產(chǎn)生。但較大的邏輯門尺寸會(huì)對(duì)SET脈沖傳播產(chǎn)生不利影響，如圖2(b)所示。由于信號(hào)會(huì)被更大的邏輯門較大程度地放大[11]，因此，較小尺寸的邏輯門有利于濾除傳播過來的SET脈沖，能有效減小電路的SER。

GS加固方法可對(duì)組合邏輯電路中每個(gè)邏輯門的尺寸進(jìn)行靈活調(diào)整，且每次調(diào)整所需的面積代價(jià)和時(shí)序代價(jià)很小。因靈活性和易操作性，GS加固方法被廣泛應(yīng)用。然而，當(dāng)工藝尺寸小于90 nm時(shí)，改變單位面積所帶來的可靠性增益變差[12]。

1.3 SDON多目標(biāo)優(yōu)化算法

經(jīng)典的NSGA-II多目標(biāo)優(yōu)化算法容易陷入局部收斂，這使得加固方法不能在整個(gè)解空間獲得足夠全面的解，不利于全面評(píng)估加固方法在多個(gè)維度上的特征表現(xiàn)，也不利于對(duì)多個(gè)加固方法進(jìn)行比較。Tan等[10]提出的SDON多目標(biāo)優(yōu)化算法是基于經(jīng)典的NSGA-II多目標(biāo)優(yōu)化算法設(shè)計(jì)的，在SER、面積和延時(shí)3個(gè)指標(biāo)上進(jìn)行了優(yōu)化。

圖3為SDON多目標(biāo)優(yōu)化算法流程圖。SDON多目標(biāo)優(yōu)化算法通過向種群中添加極端個(gè)體解集(EXSs)來改善種群的分布情況。EXS可理解為對(duì)某種加固方法的最小加固方案(MinHS)和最大加固方案(MaxHS)，如表1所列。因每一個(gè)EXS在某1個(gè)或2個(gè)指標(biāo)上都等于或近似極端最優(yōu)或最劣值，所以這些EXS均處于或接近整個(gè)Pareto最優(yōu)前沿面的不同邊緣處。因此，在種群中添加多個(gè)EXS能有效維持種群的全局性，避免最終的Pareto解集陷入局部收斂。但將EXS過早地添加入種群中可能會(huì)使種群受EXSs的優(yōu)勢(shì)基因所支配，使種群陷入局部最優(yōu)，導(dǎo)致劣化種群在解空間中解的質(zhì)量。該現(xiàn)象已被文獻(xiàn)[10]證實(shí)。因此SDON多目標(biāo)優(yōu)化算法設(shè)計(jì)了一個(gè)可控制添加EXSs進(jìn)入種群時(shí)間(EXSs_Add_Gen)的過程。通過文獻(xiàn)[10]的實(shí)驗(yàn)證明，種群自然迭代200代后再添加EXSs，能在保證解分布的前提下有效地避免EXSs劣化解的質(zhì)量。

此外，SDON多目標(biāo)優(yōu)化算法中設(shè)計(jì)了一個(gè)FA集合，用于保存每一代的Pareto最優(yōu)解集。SDON多目標(biāo)優(yōu)化算法在迭代結(jié)束后會(huì)對(duì)FA中所有解進(jìn)行一次快速非支配排序，用于獲得最終的Pareto最優(yōu)解集。該設(shè)計(jì)的目的是獲得足夠全面且足夠多的Pareto最優(yōu)解，便于對(duì)加固方法進(jìn)行全面的分析和比較。

表1 GE-TMR和GS加固方法的極端方案Tab.1 Extreme solutions of GE-TMR and GS hardening methods

2 工藝差異對(duì)SER評(píng)估的影響

電路中單個(gè)邏輯門被粒子攻擊后產(chǎn)生的軟錯(cuò)誤率ηSE可表示為[13]

(1)

其中：RPH(q)為粒子攻擊概率，表示電荷量為q的粒子在單位時(shí)間內(nèi)攻擊單位面積電路的有效頻率；Perr(ci,q)為瞬態(tài)錯(cuò)誤概率，表示由累積電荷量為q的被攻擊邏輯門ci產(chǎn)生的SET傳播至一個(gè)鎖存器并被鎖存的概率。

首先，討論工藝變化對(duì)RPH(q)的影響。RPH(q)可表示為[14-16]

(2)

其中：φ為大于10 MeV的中子注量率；K為與工藝無關(guān)的擬合參數(shù)；A(ci)為邏輯門ci的敏感區(qū)面積；qs為器件電荷收集的斜率。

式(2)中，A(ci)和qs是隨著工藝尺寸變換而變化的。通常，A(ci)被認(rèn)為是邏輯門漏極有源區(qū)的面積，直接由不同工藝中標(biāo)準(zhǔn)單元的版圖所確定。通過實(shí)驗(yàn)和計(jì)算發(fā)現(xiàn)，qs與工藝尺寸近似呈線性關(guān)系[14]。因此，可獲得65 nm和28 nm工藝下NMOS管和PMOS管的qs，如表2所列。

表2 2種工藝下的SER評(píng)估參數(shù)Tab.2 SER evaluation parameters under two processes

然后，討論工藝變化對(duì)Perr(ci,q)的影響。Perr(ci,q)能夠被展開，表示為[13]

(3)

其中：N為電路中寄存器總數(shù)；dj表示電路中第j個(gè)寄存器；Plogic為考慮邏輯掩蔽效應(yīng)的SET傳播概率；Pelec為綜合考慮電學(xué)掩蔽和時(shí)窗掩蔽效應(yīng)的SET傳播概率。因邏輯掩蔽主要由電路結(jié)構(gòu)和輸入信號(hào)概率所決定，所以Plogic不受工藝尺寸變化影響。

文獻(xiàn)[13]中，Pelec可被進(jìn)一步展開為

Pelec(ci,dj,q)=Pt-mask[fe-mask(ci,dj,q),ωj]

(4)

其中：Pt-mask為dj鎖存SET的概率；fe-mask為考慮電學(xué)掩蔽的SET傳播函數(shù)。Pt-mask和fe-mask可以分別繼續(xù)展開為

(5)

fe-mask(ci,dj,q)=

Ψprop((Ψprop(Ψprop(W0,1),2),…),n)

(6)

其中：W為傳播到dj輸入端的SET脈沖寬度；ωj為dj的鎖存窗口，一般為dj的建立時(shí)間與保持時(shí)間之和(tsetup+thold)，本文將同一工藝尺寸下所有寄存器的tsetup+thold固定為相同的值，如表2所列；tclk為時(shí)鐘周期；W0為ci被電荷量為q的粒子攻擊后產(chǎn)生的初始SET的脈沖寬度；Ψprop為SET傳播函數(shù)，表示寬度為Wk的SET經(jīng)過第k+1級(jí)邏輯單元傳播后新的脈沖寬度Wk+1的傳播函數(shù)，即：Wk+1=Ψprop(Wk,k+1)。

W0和Ψprop均可通過SPICE仿真獲得。W0的數(shù)據(jù)由文獻(xiàn)[17-18]中給出的注入電荷量q與反向偏置PN結(jié)瞬態(tài)電流關(guān)系模型作為電流源進(jìn)行SPICE仿真得到，瞬態(tài)電流模型為

(7)

其中：τ為與工藝相關(guān)的脈沖整形參數(shù)；t為時(shí)間。由文獻(xiàn)[14]可知，τ與工藝特征尺寸呈近似線性關(guān)系，因此可得到τ在28 nm和65 nm工藝下的估計(jì)值，如表2所列。

本文通過SPICE對(duì)標(biāo)準(zhǔn)單元進(jìn)行輸入瞬態(tài)仿真，獲得所有種類標(biāo)準(zhǔn)單元在不同尺寸、不同輸入瞬態(tài)信號(hào)種類(上升和下降)、不同輸入瞬態(tài)時(shí)間(上升或下降時(shí)間)及不同輸出負(fù)載時(shí)的輸出瞬態(tài)時(shí)間和輸入輸出瞬態(tài)延時(shí)。最后我們根據(jù)這些瞬態(tài)仿真數(shù)據(jù)構(gòu)建查找表，用于表征SET傳播函數(shù)Ψprop。

3 實(shí)驗(yàn)結(jié)果

本文針對(duì)28 nm和65 nm 2種工藝電路，使用SDON多目標(biāo)優(yōu)化算法對(duì)GE-TMR和GS 2種加固方法進(jìn)行優(yōu)化、分析與對(duì)比，優(yōu)化指標(biāo)包括SER、面積(Area)和最長路徑延時(shí)(longest path delay，LPD)。

3.1 實(shí)驗(yàn)設(shè)置

本文選擇ISCAS’85基準(zhǔn)電路作為實(shí)驗(yàn)電路原型。評(píng)估SER，Area，LPD 3個(gè)指標(biāo)的方法與文獻(xiàn)[10]相同。所有實(shí)驗(yàn)中使用的邏輯單元種類包括反相器(INV)，與非門(NAND)和或非門(NOR)。每種類型的邏輯單元包括5種可選的尺寸：X0,X1，X2，X4，X8。式(1)中qmin和qmax分別取10 fC和150 fC[17，19]。為便于計(jì)算，將式(1)離散化，q的離散值為10，30 ，50，70 ，90 ，110，130，150 fC；海平面的中子流注量率φ為56.5 m-2s-1[20]；式(2)中擬合參數(shù)K的取值為2.2×10-5[14]。為便于比較28 nm和65 nm工藝電路的SER值，將2種工藝的tclk均設(shè)為1.5 ns。本文實(shí)驗(yàn)中與工藝相關(guān)的其他SER評(píng)估參數(shù)設(shè)置與表2相同。

3.2 實(shí)驗(yàn)結(jié)果分析

在28 nm和65 nm工藝下，基準(zhǔn)電路在未加固時(shí)，Area，LPD，SER 3個(gè)指標(biāo)的值，如表3所列。由表3可知，與65 nm工藝電路相比，28 nm工藝電路的面積平均縮小了2/3，但SER只下降了約1/2。因此，在面積相同的前提下，28 nm工藝電路的軟錯(cuò)誤問題更加嚴(yán)重。

表3 28 nm和65 nm工藝下，基準(zhǔn)電路的面積、最長路徑延時(shí)和軟錯(cuò)誤率Tab.3 The area, LPD， and SER of the benchmark circuits in 28 nm and 65 nm processes

圖4為GE-TMR對(duì)28 nm和65 nm工藝電路的加固優(yōu)化結(jié)果比較。加固前后SER，LPD，Area的代價(jià)可表示為

(8)

其中：Δ為SER，LPD或Area的代價(jià)，即與原始電路相比，加固后電路在某個(gè)指標(biāo)上的相對(duì)變化；Ov為原始電路某指標(biāo)的值；Cv為加固后電路某指標(biāo)的值。

本文GE-TMR加固方法中及模擬計(jì)算評(píng)估voter各項(xiàng)指標(biāo)時(shí)使用的voter的結(jié)構(gòu)，與按照標(biāo)準(zhǔn)單元搭建的圖1(d)結(jié)構(gòu)相同。由圖4(a)可見，ΔArea相同時(shí)，28 nm的ΔSER更高，表明GE-TMR加固方法在28 nm工藝電路中的SER優(yōu)化效果比65 nm工藝電路差。造成該現(xiàn)象的原因?yàn)?8 nm和65 nm工藝下，構(gòu)成voter的標(biāo)準(zhǔn)單元的尺寸差異。28 nm工藝標(biāo)準(zhǔn)單元對(duì)輻射粒子的敏感性更高，voter貢獻(xiàn)的SER也更大。為避免voter產(chǎn)生過大的SER，在構(gòu)建voter時(shí)，28 nm工藝中voter選擇的標(biāo)準(zhǔn)單元為X4二輸入和三輸入與非門。而65 nm工藝中voter選擇的標(biāo)準(zhǔn)單元為X1二輸入與非門和X2三輸入與非門。因此，28 nm工藝下voter帶來的面積代價(jià)大于65 nm工藝，使ΔArea相同時(shí)，28 nm工藝電路的SER優(yōu)化效果更差。

將voter的面積從加固優(yōu)化方案的面積中剔除，重新繪制新的ΔSER隨ΔArea的變化關(guān)系，如圖4(a)中的虛線所示。由圖4(a)可見，剔除voter的面積后，ΔArea相同時(shí)，28 nm和65 nm工藝電路采用GE-TMR加固方法的SER優(yōu)化能力是近似的。證明voter的面積和SER確實(shí)是影響GE-TMR加固方法效果的關(guān)鍵因素。因此，通過定制尺寸小且可靠性高(對(duì)輻射粒子不敏感)的voter可有效提高GE-TMR加固方法的加固效果。

由圖4(b)可見，在28 nm和65 nm工藝下，采用GE-TMR加固方法的ΔLPD均隨ΔArea先增加后減小。這是由于隨著ΔArea的增大，voter數(shù)先增加后減小。且28 nm工藝電路voter尺寸更大，延時(shí)更低，采用GE-TMR加固方法時(shí)，28 nm工藝電路比65 nm工藝電路的時(shí)序代價(jià)更低。

圖5為GE-TMR和GS加固方法對(duì)28 nm和65 nm工藝電路的優(yōu)化結(jié)果。由圖5(a)可見，采用GS加固方法，在ΔArea為0.5時(shí)，ΔSER小于0.7，已能提供較高的可靠性增益，而隨著ΔArea繼續(xù)增大，ΔSER的下降量逐漸有限。當(dāng)ΔArea≥1.0時(shí)，GS加固方法對(duì)28 nm工藝電路加固的可靠性增益比對(duì)65 nm工藝電路更大。對(duì)比GE-TMR和GS加固方法，總體而言，GS加固方法在較低ΔArea條件下的可靠性增益更高。在不考慮voter面積的前提下，當(dāng)ΔArea>1.0時(shí)，GE-TMR加固方法對(duì)65 nm工藝電路加固的可靠性增益超過GS加固方法；當(dāng)ΔArea>1.5時(shí)，GE-TMR加固方法對(duì)28 nm工藝電路加固的可靠性增益超過GS加固方法。由圖5(b)可見， 同種工藝電路，采用GS加固方法加固后的電路在時(shí)序上要比GE-TMR加固方法加固后的電路表現(xiàn)優(yōu)秀，原因是GS加固方法通常會(huì)增大邏輯門尺寸，有利于降低路徑延時(shí)。

4 結(jié)論

本文在文獻(xiàn)[10]的基礎(chǔ)上，探討了工藝差異對(duì)組合電路軟錯(cuò)誤率評(píng)估和對(duì)GE-TMR和GS 2種加固方法特征表現(xiàn)的影響。GE-TMR和GS加固方法對(duì)28 nm和65 nm工藝電路的加固優(yōu)化對(duì)比實(shí)驗(yàn)結(jié)果表明：voter的面積和可靠性是制約GE-MTR加固效率的關(guān)鍵因素，對(duì)28 nm工藝電路的影響更顯著，通過定制可靠性高且面積小的voter能有效提高GE-TMR加固方法的加固效率；當(dāng)ΔArea≥1.0時(shí)，采用GS加固方法對(duì)28 nm工藝電路加固的可靠性增益比對(duì)65 nm工藝電路更高；考慮voter面積，當(dāng)ΔArea<2.5時(shí)，GS加固方法的可靠性增益比GE-TMR加固方法高，對(duì)28 nm工藝電路更明顯；無論何種工藝，GS加固方法加固后的電路整體都比GE-TMR加固方法延時(shí)更低。