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    氮化鎵功率電子器件封裝技術(shù)研究進展

    2022-05-17 09:03:28馮家駒范亞明鄧旭光于國浩魏志鵬張寶順
    人工晶體學報 2022年4期
    關(guān)鍵詞:氮化襯底金剛石

    馮家駒,范亞明,房 丹,鄧旭光,于國浩,魏志鵬,張寶順

    (1.長春理工大學,高功率半導(dǎo)體激光國家重點實驗室,物理學院,長春 130022;2.中國科學院蘇州納米技術(shù)與納米仿生研究所,蘇州 215123;3.江西省納米技術(shù)研究院,納米器件與工藝研究部暨南昌市先進封測重點實驗室,南昌 330200)

    0 引 言

    一般禁帶寬度大于2 eV的半導(dǎo)體稱為寬禁帶半導(dǎo)體,也稱為第三代半導(dǎo)體。氮化鎵(gallium nitride,GaN)作為第三代半導(dǎo)體材料,具有優(yōu)異的材料特性,如禁帶寬度大、擊穿場強高、電子飽和漂移速率高等。GaN電力電子器件主要以GaN高電子遷移率晶體管(high electron mobility transistor, HEMT)為主。由于AlGaN/GaN異質(zhì)結(jié)界面存在高密度的二維電子氣(2DEG),所以GaN HEMT具有高電子遷移率、耐高溫、耐高壓、抗輻射能力強等優(yōu)越性質(zhì),可以用較少的電能消耗獲得更高的運行能力。這些特性使得電力電子系統(tǒng)朝著更高的效率和功率密度前進。

    由于器件封裝中的引腳及內(nèi)部走線會引入寄生電感和電容,而氮化鎵器件在高壓大電流工況下開關(guān)過程中的dv/dt和di/dt極高,導(dǎo)致整個電路對這些寄生參數(shù)都極為敏感,甚至nH量級的寄生電感都很容易使器件發(fā)生高頻振蕩現(xiàn)象,使功率損耗增加,器件的可靠性降低?;谏鲜鰡栴},出現(xiàn)了一系列新型的封裝結(jié)構(gòu)和電路布局以減小寄生參數(shù),尤其是降低寄生電感。Chen等[1]分析了寬禁帶半導(dǎo)體器件的開關(guān)特性、振蕩種類,并總結(jié)了開關(guān)振蕩的弊端,他認為開關(guān)回路的印制電路板(printed-circuit board, PCB)布局和器件的封裝對減小開關(guān)振蕩至關(guān)重要。Brothers等[2]研究了布局設(shè)計對器件寄生電感大小的影響。首先,橫向布局的GaN芯片之間功率環(huán)路電感不對稱,需要設(shè)計使用通量相消的路徑來實現(xiàn)對稱,使功率環(huán)路電感最小化。其次,安裝帶有分布式電容源的直流輸入總線,可以減小各相之間的相互影響和公用電感。Yu等[3]提出了一種三維集成無線鍵合模型,仿真結(jié)果表明相比于傳統(tǒng)引線鍵合模型,無引線鍵合具有更低的寄生電感,并成功應(yīng)用了Ag-Ag直接鍵合的方法,使該技術(shù)成為一種先進的倒裝芯片互聯(lián)技術(shù)。Lee等[4]提出采用功率四方扁平無引腳(PQFN)封裝的共源共柵(cascode)型器件,該器件具有疊模結(jié)構(gòu)、嵌入式外部電容和倒裝芯片配置的特點。與使用相同GaN和Si器件的傳統(tǒng)封裝器件相比,其硬開關(guān)關(guān)斷中的寄生振鈴和軟開關(guān)過渡中的開關(guān)損耗都有效減少。Chen等[5]提出QFN-SiP封裝是目前減小寄生電感、實現(xiàn)高頻電源設(shè)計的最優(yōu)方案之一。通過將驅(qū)動器和GaN器件集成在同一個封裝中,可以大大降低共源電感和柵極環(huán)路電感的影響。同時采用適當?shù)腜CB協(xié)同設(shè)計,可以進一步降低寄生電感。雖然寬禁帶半導(dǎo)體器件可以提供更高的電流,但嚴重的電壓和電流過沖阻礙了功率水平的進一步提高,這使寬禁帶半導(dǎo)體器件的優(yōu)勢難以發(fā)揮。寬禁帶半導(dǎo)體器件比Si金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)具有更低的閾值電壓和更快的開關(guān)速度,這對電子封裝設(shè)計也提出了更高的要求。寄生電感仍然是目前電力電子器件封裝亟待解決的問題之一。

    郝躍等[6]對GaN HEMT的變溫特性作了研究。發(fā)現(xiàn)柵極正向漏電隨著溫度的升高而增大,其原因是溫度的升高提高了載流子翻越勢壘的能力,材料方阻隨溫度上升近似線性的增大,從20 ℃時的442 Ω/sq上升至200 ℃時的1 058 Ω/sq。方阻增大是由于升溫時晶格振動散射增強,且方阻與2DEG密度和遷移率成反比,說明隨溫度升高會導(dǎo)致2DEG退化。HEMT器件的飽和電流主要受遷移率和2DEG密度影響,因此溫度升高會導(dǎo)致飽和電流和跨導(dǎo)下降。Egawa等[7]將AlGaN/GaN HEMT器件從25 ℃升溫至200~350 ℃,器件跨導(dǎo)從146 mS/mm變?yōu)?00 ℃的81 mS/mm和350 ℃下的62 mS/mm。由此可見,高溫會導(dǎo)致器件性能衰退,如何解決熱耗散問題對AlGaN/GaN HEMT器件的發(fā)展尤其重要。陳堂勝等[8]提出隨著器件溝道異質(zhì)結(jié)溫度顯著上升,器件輸出功率密度降低,性能迅速惡化。可以說,散熱問題已經(jīng)成為限制GaN功率器件技術(shù)進一步發(fā)展和應(yīng)用的最大瓶頸。受襯底和外延材料本身導(dǎo)熱能力所限,封裝散熱技術(shù)無法有效地解決這一問題,必須從GaN器件內(nèi)部入手提升器件的熱傳輸能力。

    基于此,本文綜述了氮化鎵功率器件封裝產(chǎn)生寄生電感的原因、解決方法及其散熱機理和路徑,并對高熱導(dǎo)率材料金剛石在GaN HEMT器件熱管理中的應(yīng)用研究現(xiàn)狀進行了分析和討論,以期為相關(guān)領(lǐng)域研究者提供借鑒和參考。

    1 寄生電感及開關(guān)振蕩

    Letellier等[9]分析了HEMT功率回路的結(jié)構(gòu),包括電感Lpcb和電阻Rpcb及半橋和直流電壓源,如圖1所示。開關(guān)電流必須通過外部的銅材料(印刷電路板軌道或電線)且開關(guān)內(nèi)部存在寄生電容及封裝電感。隨著開關(guān)頻率的增加,無源器件的體積減小,功率密度也會增大[10-11],高頻情況下,會因上述參數(shù)變化引起寄生振鈴,導(dǎo)致過電壓、過度電磁干擾(EMI),甚至設(shè)備故障[12]。

    圖1 HEMT功率回路結(jié)構(gòu)[9]Fig.1 HEMT power loop structure[9]

    1.1 開關(guān)振蕩產(chǎn)生的原因

    根據(jù)Chen等[1]分析,引起開關(guān)振蕩的主要原因如下:

    (1)柵源電壓的誤開啟觸發(fā)振蕩。寬禁帶半導(dǎo)體器件的誤開啟主要是由高dv/dt和di/dt引起的[12],圖2展示了柵極開啟和關(guān)斷誤觸發(fā)的影響。開啟時,頂部Q1柵源電壓在Q2開啟過程中逐漸增大,由于開關(guān)速度快,位移電流通過米勒電容Cgd1被dv/dt誘導(dǎo)流向柵極結(jié)點,導(dǎo)致高柵源電壓Vgs1。同時高di/dt在共源電感Ls1上產(chǎn)生負電壓,產(chǎn)生誤觸發(fā);關(guān)斷時,Q2關(guān)閉過程中,由于高dv/dt通過Cgd2產(chǎn)生電壓,其產(chǎn)生的電流通過LG2產(chǎn)生電壓,柵源電壓超過閾值導(dǎo)致誤導(dǎo)通。

    圖2 (a)柵開啟振蕩;(b)柵關(guān)斷振蕩[1]Fig.2 (a) Gate open oscillation; (b) gate off oscillation[1]

    (2)源漏極電壓持續(xù)振蕩。由于氮化鎵器件沒有體二極管,當柵源或柵漏電壓大于器件閾值電壓時,電子被吸引到AlGaN/GaN異質(zhì)結(jié)表面,2DEG重建,產(chǎn)生反向電流。圖3為帶感應(yīng)負載的組態(tài)電路及其小信號模型,當有源開關(guān)Q2關(guān)閉時,負載電感電流IL從源極流向漏極,可能導(dǎo)致柵漏電壓超過閾值電壓,此時由于氮化鎵器件的寄生參數(shù)及反向?qū)щ娞匦?,可能會發(fā)生持續(xù)振蕩。當Q2柵源電壓正常時,則只考慮輸出電容Coss2,當反饋系統(tǒng)滿足巴克豪森穩(wěn)定性判據(jù)時,系統(tǒng)將出現(xiàn)持續(xù)振蕩。

    圖3 (a)帶感應(yīng)負載的組態(tài)電路;(b)小信號模型[1]Fig.3 (a) Configuration circuit with inductive load;(b) small signal model[1]

    開關(guān)振蕩會導(dǎo)致電壓電流過沖、擊穿、電磁干擾以及額外的功率損耗,所以抑制開關(guān)振蕩是提升器件性能的必要措施。

    1.2 抑制開關(guān)振蕩的方法

    柵極上的電壓振蕩主要由寄生電感引起,所以降低寄生電感是抑制振蕩的主要方法。

    Liu等[13]提出了一種PQFN PLUS和GaN HEMT垂直低壓Si功率MOSFET的疊模封裝,如圖4 (a)、(b)為常規(guī)的TO-220和PQFN封裝,(c)、(d)為新型封裝。如圖4(a)中TO-220封裝存在三種共源電感Lint1、Lint3和LS,PQFN貼片封裝的形式由于開爾文連接提供了單獨的驅(qū)動回路,消除了LS只能影響到Si MOSFET,對GaN HEMT的影響有限。文中設(shè)計的PQFN PLUS主要區(qū)別在于重新定向了鍵合線Lint2,這樣Lint3被排除在HEMT驅(qū)動回路之外,同時通過開爾文連接也被排除在MOSFET驅(qū)動回路之外,不再是共源電感。如圖4(d)所示,文中所設(shè)計的stack-die封裝中,將MOSFET的漏極直接安裝在HEMT的源極頂部,使用這種疊層封裝進一步消除了Lint1。所以采用這種stack-die疊層封裝可以消除所有共源電感,對HEMT的封裝起到了優(yōu)化作用。對比PQFN封裝,降低了硬開關(guān)的開關(guān)損耗,提升了開關(guān)速度,開關(guān)關(guān)閉時寄生振鈴減小。

    圖4 (a)、(b)常規(guī)TO-220和PQFN封裝;(c)、(d)新型封裝[13]Fig.4 (a), (b)Conventional TO-220 and PQFN package; (c), (d)new package[13]

    上述方法雖能有效降低共源電感,但疊層封裝增大了封裝體的厚度,相對來說體積更大,封裝難度更高。Wang等[12]列舉了三種常規(guī)解決開關(guān)振蕩的方法,除了如上所述的減小共源電感外,還提到了增加柵極電阻來抑制振蕩。如圖5所示,驅(qū)動電壓為60 V,柵極電阻分別為0 Ω、0.5 Ω、1 Ω和4.7 Ω。隨著柵極電阻的增大,振蕩頻率也逐漸減小。在漏源極之間并聯(lián)一個SiC二極管,二極管的結(jié)電容導(dǎo)致Cds增加,從而達到抑制開關(guān)振蕩的效果。然而實驗結(jié)果表明,振蕩不會在開始時就迅速衰減,這是由于二極管本身也會增加寄生電感,如圖6所示。

    圖5 不同柵極電阻下的波形圖:(a)RG=0 Ω;(b)RG=0.5 Ω;(c) RG=1 Ω;(d)RG=4.7 Ω[12]Fig.5 Waveform of different gate resistances: (a) RG=0 Ω; (b) RG=0.5 Ω; (c) RG=1 Ω; (d) RG=4.7 Ω[12]

    圖6 測試波形圖:(a)無二極管;(b)SiC二極管并聯(lián)于源極和漏極兩側(cè)[12]Fig.6 Test waveform: (a) diode free; (b) SiC diode parallel on both sides of source and drain[12]

    在柵極上增加無源器件鐵氧體磁珠也可以達到抑制振蕩的效果。鐵氧體磁珠等效于電阻和電感串聯(lián),具有很高的電阻率和磁導(dǎo)率,兩者都與頻率相關(guān)。高頻時呈阻性,所以能在較寬的頻率范圍內(nèi)提供較高阻抗,從而提高調(diào)頻濾波的效果。磁珠與電感的區(qū)別主要在于:電感是將電能轉(zhuǎn)換為磁能,表現(xiàn)為噪聲或EMI;磁珠是將電能轉(zhuǎn)換為熱能,不會對電路造成二次干擾。

    Wang等[14]展示了transphorms公司的cascode型GaN HEMT,包含一個低壓常關(guān)型的Si FET和一個高壓常開型的GaN HEMT,結(jié)構(gòu)如圖7所示。在低側(cè)MOSFET上采用不同電阻值的鐵氧體磁珠(80 Ω、120 Ω和430 Ω)進行比較,開關(guān)波形如圖8所示。

    圖7 cascode型GaN HEMT結(jié)構(gòu)示意圖[14]Fig.7 Structure diagram of cascode GaN HEMT[14]

    圖8 低側(cè)MOSFET上采用不同電阻值的鐵氧體磁珠的開關(guān)波形[14]Fig.8 Switching waveform of ferrite beads with different resistance values on low side MOSFET[14]

    由圖中結(jié)果可以看出阻值較大的磁珠有助于降低峰值電壓,但會導(dǎo)致更長的開關(guān)時間。高頻情況下,一般使用120 Ω左右的磁珠即可。

    PCB板上的銅線會產(chǎn)生阻抗、寄生電感,這就意味著會產(chǎn)生功耗和熱量。

    R=ρL/S

    (1)

    式中:R為銅線產(chǎn)生的阻抗;ρ為銅的電阻率;L為銅線長度;S為銅線截面積。

    可以通過控制走線的長度、厚度和寬度來降低阻抗,如柵極環(huán)路及高頻環(huán)路應(yīng)做到盡可能小,增大共源極減小漏極寄生電感以降低開關(guān)的電壓電流應(yīng)力,同時減小共源極增大漏極寄生電感以降低開關(guān)損耗。

    對于PCB布局,需要特別注意減小兩個突出的回路電感:柵回路電感和功率回路電感。柵回路電感會損害柵控安全,降低開關(guān)速度;功率回路電感會增加晶體管漏源極電壓的過射電壓,影響工作可靠性,并導(dǎo)致額外的開關(guān)損耗。優(yōu)化后的PCB布局可使功率回路電感最小化,提高器件工作效率[15]。可以通過優(yōu)化功率回路布局以減小寄生電感,布局可分為兩類:橫向結(jié)構(gòu)和垂直結(jié)構(gòu)[16]。橫向結(jié)構(gòu)采用一個導(dǎo)電層,功率回路與導(dǎo)電層平行,如圖9(a)所示。通過增加屏蔽層,可以減小功率回路的電感,因為屏蔽層中的渦流降低了磁通密度,如圖9(b)所示。垂直結(jié)構(gòu)中采用兩個導(dǎo)電層,功率回路垂直于導(dǎo)電層。垂直結(jié)構(gòu)有兩種常用結(jié)構(gòu),圖9(c)所示為一種垂直結(jié)構(gòu),其一側(cè)為開關(guān)器件,另一側(cè)為電容器。另一種垂直結(jié)構(gòu)在同一側(cè)有開關(guān)器件和輸入電容,該垂直結(jié)構(gòu)采用內(nèi)導(dǎo)電層,減小了功率回路的面積,減小了功率回路的電感,如圖9(d)所示。

    圖9 PCB傳統(tǒng)布局:(a)橫向結(jié)構(gòu);(b)帶有屏蔽層的橫向結(jié)構(gòu);(c)垂直結(jié)構(gòu)Ⅰ;(d)垂直結(jié)構(gòu)Ⅱ[16]Fig.9 PCB conventional layout: (a) transverse structure; (b) transverse structure with shielding; (c) vertical structure Ⅰ; (d) vertical structure Ⅱ[16]

    Sun等[17]對HEMT內(nèi)部結(jié)構(gòu)作了分析,HEMT內(nèi)部寄生電感模型如圖10所示。圖中Q1和Q2分別為高側(cè)GaN HEMT和低側(cè)GaN HEMT的等效電路。GaN HEMT內(nèi)部的寄生電容是開關(guān)工作時功率損耗的主要來源,其中輸入電容(Ciss=CGS+CGD)導(dǎo)致柵極損耗,輸出電容(Coss=CGD+CDS)導(dǎo)致開關(guān)損耗。對如圖11所示的三種結(jié)構(gòu)((a)、(b)、(c))設(shè)計進行了雙脈沖測試,發(fā)現(xiàn)縱向與混合設(shè)計比橫向設(shè)計寄生電感降低70%以上,但縱向設(shè)計受板厚和散熱片放置的限制。在此基礎(chǔ)上,提出了一種最小結(jié)構(gòu)的設(shè)計[18],如圖11(d)所示。

    圖10 HEMT內(nèi)部寄生電感模型[17]Fig.10 Parasitic inductance model inside HEMT[17]

    圖11 (a)橫向結(jié)構(gòu); (b)縱向結(jié)構(gòu); (c)混合結(jié)構(gòu); (d)最小結(jié)構(gòu)[18]Fig.11 (a) Transverse structure; (b) vertical structure; (c) mixed structure; (d) minimal structure[18]

    橫縱向結(jié)構(gòu)與混合結(jié)構(gòu)寄生參數(shù)如表1所示,縱向結(jié)構(gòu)的功率回路電感比橫向結(jié)構(gòu)低23.4%,驗證了導(dǎo)通回路設(shè)計和去耦電容布置的重要性。在混合結(jié)構(gòu)中,通過磁抵消進一步減小了功率回路的電感。最小布局的功率回路電感最小,因為其導(dǎo)通回路最短,僅為2.32 nH。該布局也可以很好地處理散熱問題,計算得到異質(zhì)結(jié)到環(huán)境之間的熱阻為29.6 K/W。

    表1 橫縱向結(jié)構(gòu)與混合結(jié)構(gòu)寄生參數(shù)[18]Table 1 Parasitic parameters of transverse/vertical structure and mixed structure[18]

    Abdullah等[19]提出一種直接驅(qū)動系統(tǒng),簡化了電路設(shè)計,減少了外部元件的數(shù)量,并且具有較小的柵極回路寄生參數(shù)。同時研究了改進開關(guān)瞬態(tài)特性的PCB布局優(yōu)化方法,他指出:為了實現(xiàn)高性能和平滑的瞬態(tài)切換,在芯片周圍放置的無源元件必須優(yōu)化,內(nèi)部驅(qū)動電路運行所需的組件很少,重要的是要減少在器件開啟和關(guān)閉過程中引起電流振蕩的共源路徑。圖12為改進前后的PCB布局。圖中GND引腳由內(nèi)部連接到源極,之間的Cneg是必要的,因為此路徑上的共源路徑若忽視,則會引起柵極處的強烈振蕩??梢詮耐獠繉⑵浞蛛x,以避免電流耦合,如圖12(b)所示。對比降低共源電感前后的開關(guān)振蕩波形(見圖12(c)),可以看出有明顯的優(yōu)化。通過更優(yōu)化的多層PCB板設(shè)計可以進一步改進。

    圖12 (a)高共源電感的電路布局;(b)低共源電感的電路布局;降低共源電感前(c)后(d)的開關(guān)振蕩波形[19]Fig.12 (a) Circuit layout of high common-source inductance; (b) circuit layout of low common-source inductance; switching oscillation waveform before (c) and (d) after reducing the common source inductance[19]

    Nexperia[20]提出一種新型引腳分布的封裝形式。在直插式(TO-247)封裝中,漏極是柵極和功率回路的共同節(jié)點,為了使兩個回路的耦合最小化,將原有的G-D-S引腳布局改為G-S-D引腳布局,如圖13所示。

    圖13 (a)傳統(tǒng)的引腳布局;(b)Nexperia G-S-D引腳布局[20]Fig.13 (a) Traditional pin layout; (b) Nexperia G-S-D pin layout[20]

    根據(jù)GaN System應(yīng)用手冊[21],當兩個相鄰的導(dǎo)體靠近而電流方向相反時,兩股電流產(chǎn)生的磁通量就會相互抵消,這種磁通抵消效應(yīng)可以降低寄生電感。因此PCB布局時,使高頻電流在相鄰的兩個PCB層上以相反的方向流動,可以減小寄生效應(yīng),如圖14所示。

    圖14 相反電流抵消磁通量電路示意圖[21]Fig.14 Schematic diagram of magnetic flux offset circuit by opposite current[21]

    Yang等[22]提出了一種環(huán)路結(jié)構(gòu),設(shè)計環(huán)路結(jié)構(gòu)時使每一層回路的電流方向都被設(shè)計成彼此相反的方向,以最大限度提高磁通抵消的效果。在相同面積下,采用所提出的垂直晶面環(huán)路結(jié)構(gòu),功率回路電感和柵回路電感比單回路電感減少50%。減小了寄生電感引起的振鈴以及電壓和電流的升降時間,還降低了開關(guān)損耗。

    綜上所述,GaN HEMT功率器件的高頻特性,使dv/dt和di/dt所導(dǎo)致的開關(guān)振蕩更加嚴重,主要原因取決于芯片內(nèi)部及封裝體產(chǎn)生的寄生電感。通過優(yōu)化控制電路、減小Lg電感(振蕩誘發(fā)的主要因素)、提高Rg抑制dv/dt(需要在抑制和開關(guān)速度之間折衷)、在柵電極上加入鐵氧體磁環(huán)、優(yōu)化PCB布局、提高磁通抵消量等方法,可以有效減小開關(guān)振蕩,提高器件的可靠性。

    2 金剛石材料在功率器件熱管理中的應(yīng)用

    所有電力電子設(shè)備在正常運行時都會產(chǎn)生大量熱量,更快的開關(guān)頻率和更高的電流密度意味著更大量的熱循環(huán)。芯片異質(zhì)結(jié)結(jié)溫升高,會降低漏極電流,影響器件性能。隨著電流密度的增加,由于器件運行產(chǎn)生的自熱效應(yīng),通道溫度會比環(huán)境溫度高出幾百度。自熱效應(yīng)會導(dǎo)致器件性能惡化甚至燒毀金屬線,是降低器件壽命和可靠性的關(guān)鍵因素之一[23]。

    如圖15所示,圖中對比了硅、碳化硅及氮化鎵的材料性能。可以看出,氮化鎵相對于碳化硅最大的缺點是熱傳導(dǎo)能力不足。

    圖15 Si、SiC、GaN材料性能比較[1]Fig.15 Comparison of properties of Si, SiC and GaN materials[1]

    Harris等[24]分析了GaN HEMT瞬態(tài)升溫曲線的測量結(jié)果,揭示了HEMT垂直方向的散熱路徑,并證明此路徑由芯片連接材料及封裝體本身為主導(dǎo)。因此需要更多區(qū)別于傳統(tǒng)封裝的手段來滿足高頻功率器件?;诖?,產(chǎn)生了許多高溫連接技術(shù),如銀燒結(jié)技術(shù)及許多新型的封裝結(jié)構(gòu)。

    2.1 金剛石基HEMT

    一種高導(dǎo)熱、電絕緣的襯底是氮化鎵高功率晶體管的理想襯底,如圖16所示為幾種襯底材料的熱導(dǎo)率。由圖可知,金剛石單晶的熱導(dǎo)率最高,相比之下傳統(tǒng)的Si或SiC襯底作為熱沉襯底,雖能起到散熱的作用,但兩者的熱導(dǎo)率(Si襯底熱導(dǎo)率191 W/(m·K),SiC熱導(dǎo)率490 W/(m·K))較低,散熱效果欠佳。通過化學氣相沉積(chemical vapor deposition, CVD)得到的多晶金剛石熱導(dǎo)率可達1 500 W/(m·K),是SiC的3倍之多,并且絕緣性能較好[25],因此使用金剛石作為襯底可以有效解決HEMT的散熱問題。

    圖16 幾種襯底材料的熱導(dǎo)率Fig.16 Thermal conductivities of some substrate materials

    HEMT主要的熱源在2DEG層產(chǎn)生,熱點在柵極靠近漏極一側(cè),所以金剛石層越靠近有源區(qū)溝道層,散熱效果越好[23],如圖17所示為HEMT熱點位置及散熱路徑。

    圖17 HEMT熱點位置及散熱路徑[23]Fig.17 HEMT hot spot location and heat dissipation path[23]

    Chu等[26]采用ANSYS進行有限元建模,比較了GaN-on-Diamond和行業(yè)內(nèi)標準GaN-on-SiC的熱性能,結(jié)果如圖18所示,在3倍的功耗下,新型GaN-on-Diamond器件的最大結(jié)溫為244 ℃,相比GaN-on-SiC器件降低了16 ℃。

    圖18 GaN-on-SiC器件和GaN-on-Diamond器件在3.2 W和9.6 W耗散時的溫度曲線[26]Fig.18 GaN-on-SiC device and GaN-on-Diamond device temperature curves at 3.2 W and 9.6 W dissipation[26]

    目前金剛石與GaN HEMT集成用于解決器件散熱的研究中,較多的技術(shù)是將制備完成的GaN HEMT從原有襯底上剝離下來,轉(zhuǎn)移鍵合到金剛石襯底上[27]。轉(zhuǎn)移鍵合的方法與直接金剛石生長技術(shù)相比,在靈活性方面具有顯著優(yōu)勢。

    Chu等[28]將GaN HEMT從主體SiC襯底上剝離下來,然后通過低溫鍵合工藝(小于150 ℃)將其轉(zhuǎn)移到多晶CVD金剛石襯底上,步驟如圖19所示,得到的GaN-on-Diamond HEMT在10 GHz(CW)下,直流電流密度為1.0 A/mm,跨導(dǎo)為330 mS/mm,射頻輸出功率密度為6.0 W/mm。通過有限元熱模型分析表明,與傳統(tǒng)的GaN-on-SiC器件相比,其單位面積功率提高了3倍。

    圖19 低溫襯底鍵合技術(shù)制備GaN-on-Diamond器件的工藝流程[28]Fig.19 Process flow of GaN-on-Diamond devices prepared by low temperature substrate bonding technology[28]

    2015年Chao等[29]將峰值跨導(dǎo)提高到390 mS/mm,最大漏極電流密度為1.2 A/mm。10 GHz(CW)下射頻輸出功率密度為11 W/mm,相比SiC襯底,功率密度提高了3.6倍。2017年Liu等[30]實現(xiàn)了3英寸(1英寸=2.54 cm)的GaN-on-Diamond HEMT,通過刻蝕SiC襯底轉(zhuǎn)移鍵合,成品率超過80%,轉(zhuǎn)移過程中觀察到應(yīng)變松弛現(xiàn)象,但并沒有降低2DEG的密度,在功效(PAE)為50.5%的10 GHz條件下GaN-on-Diamond HEMT的最大電流密度為1 005 mA/mm,功率密度為5.5 W/mm,異質(zhì)結(jié)到封裝體表面的熱電阻降低了20%,峰值溫度從241 ℃降至191 ℃。2018年Gerrer等[31]利用范德瓦耳斯力鍵合氮化鎵和金剛石,使兩個表面緊密接觸,再進一步退火使兩個表面結(jié)合更加緊密。2018年Mu等[32]首次采用改性表面活化鍵合(SAB)的方法,實現(xiàn)了氮化鎵和金剛石的室溫鍵合。并采用掃描透射電子顯微鏡(STEM)和X射線譜(EDX)分析了鍵合界面的微觀結(jié)構(gòu)和成分,結(jié)果表明,界面結(jié)合均勻,無納米空洞。2020年Motala等[33]提出了使用二維氮化硼釋放層,通過范德瓦耳斯力和聚合物黏合劑中間層,將AlGaN/GaN HEMT向任意基底轉(zhuǎn)移。轉(zhuǎn)移過程中沒有觀察到器件退化,相比于Si襯底,轉(zhuǎn)移到SiC襯底上器件溫度顯著降低。降低聚合物黏合劑的厚度,器件在600 mW工況下,運行過程達到了與生長晶圓相當?shù)姆逯禍囟?,表明?yōu)化聚合物層可以進一步提高輸出性能。該技術(shù)為金剛石基HEMT的轉(zhuǎn)移鍵合提供了很好的參考。

    2.2 多晶金剛石外延技術(shù)進展

    鍵合技術(shù)雖然較為簡單成熟,但受限于多晶金剛石加工難度大、粗糙度大的問題,并且直接鍵合難以實現(xiàn),目前大多是采用鍵合層的方法鍵合,但鍵合層的熱阻也較大。因此,直接在GaN基半導(dǎo)體上外延多晶金剛石也是解決半導(dǎo)體材料散熱的方法之一[24]。

    目前,人工合成金剛石技術(shù)主要有兩類: 一類是高溫高壓(high temperature and high pressure, HPHT)法,另一類是CVD法。如圖20[34]所示為微波等離子體化學氣相沉積(microwave plasma chemical vapor deposition, MPCVD)裝置簡圖,MPCVD法是利用微波將氣體分解,在合適溫度的基片上沉積金剛石膜,其無陰極放電的特點避免了熱絲、電極等對金剛石膜的污染,同時等離子體相對穩(wěn)定,因此MPCVD法可以制備優(yōu)質(zhì)的金剛石膜。目前該方法是制備高品質(zhì)金剛石膜的最有效方法。

    圖20 MPCVD裝置示意圖[34]Fig.20 Schematic diagram of MPCVD device[34]

    直接在GaN上生長金剛石的問題在于:CVD金剛石工藝條件下GaN不夠穩(wěn)定,導(dǎo)致GaN薄膜被刻蝕。雖然GaN本身的熔點為2 500 ℃左右,但MPCVD是利用CH4/H2氣體混合物高溫高壓下形成等離子體來沉積金剛石,GaN與氫等離子體在800 ℃條件下就會發(fā)生反應(yīng),GaN固體本身也同時會發(fā)生分解現(xiàn)象。反應(yīng)方程式如下[35]:

    (2)

    (3)

    (4)

    Tiwari等[36]研究了微波氫等離子體對GaN的刻蝕,SEM照片表明刻蝕坑呈六角形,平均尺寸大于200 nm,AFM照片表明刻蝕大小和深度會隨時間和壓力的增加而增加。為此,Mccauley等[37]和Petherbridge等[38]分別提出用Ar/CH4和CO2/CH4促進金剛石低溫沉積。

    May等[39]提出在反應(yīng)過程中通入氮氣來抑制上述可逆反應(yīng),然而導(dǎo)致了金剛石膜質(zhì)量低、多孔、附著性差等問題。Yamada等[40]研究了氮原子的引入與襯底溫度的耦合效應(yīng),研究表明氮元素濃度不是導(dǎo)致質(zhì)量下降的根本原因,即使在氮元素分布均勻的情況下,金剛石拉曼光譜的半峰全寬也會隨著厚度的增加而增加,襯底溫度的控制更加關(guān)鍵。國內(nèi)目前已實現(xiàn)在50.8 mm(2英寸)硅基氮化鎵異質(zhì)結(jié)半導(dǎo)體材料上采用低壓等離子體化學氣相沉積方法淀積100 nm厚度的氮化硅材料作為過渡層和保護層[27],有效調(diào)控了材料應(yīng)力,保護氮化鎵基材料在多晶外延過程中不被氫等離子體刻蝕。然后采用微波等離子體化學氣相沉積設(shè)備在氮化硅層上方實現(xiàn)多晶金剛石材料的外延生長,生長速度可以達到150 μm/h,實現(xiàn)了(001)面和(111)面原子級平整表面的單晶金剛石的沉積[41]。林晨等[42]在Si襯底上用MPCVD方法在多組條件下生長出不同樣品并對其形貌和成分進行了表征,如表2所示。從表征結(jié)果的對比分析發(fā)現(xiàn):A~E組樣品連續(xù)成膜面積逐漸增大,但薄膜中存在較多孔隙,說明表面預(yù)處理工藝的均勻性仍需優(yōu)化改進;隨著碳源氣體濃度的增加和H2比例的減少,樣品生長速率逐漸增加,其中E組樣品生長速率最高,約為0.75 μm/h。

    表2 幾組不同的MPCVD生長參數(shù)[42]Table 2 Several groups of different MPCVD growth parameters[42]

    2.3 金剛石與GaN間的界面熱阻

    除了在GaN表面外延的金剛石質(zhì)量會影響散熱效率外,金剛石和氮化鎵材料間的界面熱阻(TBR)也是一項重要的參數(shù)。

    界面熱阻又稱邊界熱阻,出現(xiàn)在不同介質(zhì)之間的界面處,會阻礙熱流的傳輸。其定義為界面處的溫差與流過該界面的單位熱流之比。熱量會在微納結(jié)構(gòu)芯片和復(fù)合熱界面材料內(nèi)部的納米界面處發(fā)生大量的聲子散射,大幅阻礙熱流傳輸和擴散,所以TBR對電子器件的散熱問題起著至關(guān)重要的作用。

    Yates等[43]分別測試了插入5 nm的氮化鋁和氮化硅及沒有插入層時,氮化鎵和金剛石的TBR大小,利用時域熱反射和電子能量損失譜,發(fā)現(xiàn)在氮化硅插入層上外延金剛石所得到的TBR最低。這是由于在界面上形成的Si-C-N層避免了氮化鎵分解。無插入層和氮化鋁插入層的樣品由于界面粗糙度變大,增強了聲子散射,從而增大了TBR。Sun等[44]結(jié)合瞬態(tài)熱反射測量、有限元建模和微觀結(jié)構(gòu)分析,發(fā)現(xiàn)金剛石與氮化鎵的TBR主要與用于金剛石種晶的氮化硅插入層的厚度和成核層的質(zhì)量有關(guān)。插入層越薄,成核質(zhì)量越好,TBR越小。Pomeroy等[45]將插入層厚度從90 nm降低到50 nm,TBR從41 (m2·K)/GW降低到17 (m2·K)/GW。而Cho等[46]采用30 nm的SiN層獲得了29 (m2·K)/GW的TBR,說明金剛石成核層的質(zhì)量也是決定因素,單一地減小插入層的厚度無法最大限度地減小TBR。

    2.4 金剛石蓋帽層散熱技術(shù)

    由上所述,HEMT自熱效應(yīng)主要由溝道2DEG產(chǎn)生,熱點靠近柵極偏漏極一側(cè)。所以,金剛石散熱層如果不作為襯底而是作為更加靠近溝道位置的蓋帽層,散熱效果會更加顯著。Zheng等[47]通過仿真研究了金剛石層對AlGaN/GaN HEMT電學特性的影響,圖21為器件結(jié)構(gòu)及帶有金剛石層的AlGaN/GaN HEMT中晶格的溫度分布情況及金剛石層對HEMT電學特性的影響。

    圖21 金剛石層對AlGaN/GaN HEMT電學特性的影響仿真[47]Fig.21 Simulation of the influence of diamond layer on the electrical characteristics of AlGaN/GaN HEMT[47]

    可以看出,熱點位置仿真結(jié)果與理論分析一致,溫度峰值點從無金剛石層的523 K降到了488 K。與常規(guī)HEMT相比,帶有金剛石層的HEMT閾值電壓明顯減小,且跨導(dǎo)增加,這可能是由于在較低的晶格溫度下,借助于金剛石層,溝道電子遷移率增加。金剛石薄膜厚度在1 μm以下時,fT隨著薄膜厚度增加的增長迅速增大,薄膜厚度增加到1 μm以上后趨于飽和,由24.4 GHz提高至31.5 GHz,提升了29%,因此金剛石層是提高器件高頻性能的一種有效手段。

    Anderson等[48]實現(xiàn)了上述器件結(jié)構(gòu),測試得到溝道溫度下降20%,電學性能得到改善,導(dǎo)通電阻和擊穿電壓顯著提高,柵極漏電流減小。進一步改進直接在氮化鎵表面生長沉積的工藝,鈍化效果與傳統(tǒng)的SiNx鈍化器件效果一致。在此基礎(chǔ)上,Zhang等[49]用有限元方法研究了金剛石層對多指HEMT的影響。結(jié)果表明,金剛石層可以大大降低結(jié)溫,且近結(jié)區(qū)溫度變得更加均勻。金剛石層的散熱效率隨厚度的增加而增加,但增長速率有減緩的趨勢。假定熱邊界電阻(TBRs)為1.5 × 10-8m2·K·W-1,柵長20 μm,柵極功率密度為6 W/mm的12指GaN-on-Diamond HEMT,20 μm的金剛石散熱層可以使結(jié)溫從195.8 ℃降低到172.2 ℃。在SiC襯底上的HEMT的溫度降低更為顯著,可達25.3%。Zhu等[50]首次通過Sentaurus TCAD模擬研究了金剛石層對雙通道AlGaN/GaN HEMTs的影響。結(jié)果表明,當功耗增加到46 W/mm時,金剛石層厚度為1 μm的雙通道AlGaN/GaN HEMTs的峰值溫度可降低64 K,飽和漏極電流和跨導(dǎo)分別提高了0.21 A/mm和22 mS/mm,峰值fT和fmax分別提高了4.7 GHz和10.3 GHz。

    日本富士通公司成功開發(fā)了世界上第一項用于在GaN HEMT表面上生長具有高效散熱性能的金剛石膜技術(shù)。將直徑為幾納米的納米金剛石顆粒放置在裝置的整個表面上,然后將納米金剛石顆粒暴露于具有高熱能的甲烷氣體中,以此將甲烷氣體中所含的碳轉(zhuǎn)化為金剛石,然后將其摻入顆粒中,碳以其高能量被選擇性地摻入指向特定方向的金剛石中,避免了納米金剛石沿不同晶向生長阻礙熱量散出,且實現(xiàn)了上下雙層金剛石散熱技術(shù),相比單層實現(xiàn)了77%的溫降,如圖22所示[51]。

    圖22 金剛石散熱路徑示意圖[51]Fig.22 Schematic diagram of diamond heat dissipation path[51]

    由上可知,金剛石層可以對晶格溫度進行調(diào)控,使溫度更加均勻,從而擴大器件的橫向熱傳導(dǎo)路徑,有效抑制器件自熱效應(yīng)引起的晶格溫升和器件性能的下降,為GaN HEMT在高功率運行下的熱設(shè)計提供了新的思路。

    3 封裝結(jié)構(gòu)及其他幾種散熱技術(shù)

    3.1 封裝結(jié)構(gòu)類型及失效機理

    不同類型的GaN功率器件,根據(jù)其內(nèi)部電路的拓撲結(jié)構(gòu)以及功率等級差異,需要選擇不同的封裝類型及結(jié)構(gòu),以保證其優(yōu)異的電、熱性能得以充分發(fā)揮。采用的封裝形式應(yīng)在設(shè)計集成電路時加以考慮,其中考慮的因素包括管腳數(shù)、腔體的尺寸、引腳尺寸、封裝的體積、散熱性能和封裝類型。封裝類型分為通孔直插式和表面貼片式,兩種封裝技術(shù)大為不同,各有優(yōu)缺點。

    鮑婕等[52]從GaN芯片襯底、芯片與基板互連、基板等封裝材料、封裝結(jié)構(gòu)以及工藝等角度總結(jié)了GaN HEMT器件封裝技術(shù)發(fā)展路線??傮w趨勢是從引線鍵合的平面封裝向無引線的立體封裝發(fā)展,如無引線的平面式結(jié)構(gòu)、嵌入式結(jié)構(gòu)、晶圓級扇出型結(jié)構(gòu)以及3D堆疊結(jié)構(gòu)等;基板從PCB到DBC再到二者的混合結(jié)構(gòu),如圖23所示。技術(shù)上提高封裝中各層材料的熱導(dǎo)率,在減小寄生電感的同時實現(xiàn)有效散熱,盡可能兼容成熟的硅加工技術(shù)以降低產(chǎn)品成本,為當前研究的重點內(nèi)容。

    圖23 GaN HEMT 器件封裝技術(shù)發(fā)展路線[52]Fig.23 GaN HEMT device packaging technology development route[52]

    GaN HEMT封裝分為塑封類和陶瓷類兩種,其中塑封類包括直插式TO系列、引腳表面貼裝系列、無引腳的DFN、QFN、LGA系列等;金屬和陶瓷類包括TO系列、SMD系列和CLCC系列等。目前GaN HEMT 在驅(qū)動系統(tǒng)中使用時一般采用LGA封裝,可以減小寄生電感和電阻,其他大多數(shù)采用的是TO-220及DFN(雙邊扁平無鉛封裝)封裝,如圖24所示。

    圖24 (a)TO-220及(b)DFN封裝結(jié)構(gòu)Fig.24 (a) TO-220 and (b) DFN packaging form

    兩種封裝形式各有優(yōu)缺點,TO-220封裝是大功率晶體管、中小規(guī)模集成電路常采用的一種直插式封裝形式。分為全包(塑封)和半包(鐵封)兩種,其中塑封封裝可以實現(xiàn)散熱片和外部的電絕緣,鐵封封裝的散熱效果則更好,可以滿足電路靈活設(shè)計和不同需求。相比貼片式封裝,直插式封裝散熱效果更好,方便增加散熱裝置或其他主動冷卻設(shè)備,且封裝質(zhì)量易測試。但由于其外引腳設(shè)計,導(dǎo)致其封裝體積較大,且過長的引腳會引入不必要的阻抗容抗,導(dǎo)致開關(guān)振蕩等問題。DFN是目前最新的一種表面貼裝電子封裝工藝,PCB板的設(shè)計需要遵循相應(yīng)的規(guī)則。DFN封裝尺寸小、I/O數(shù)量少節(jié)省空間,可減少熱路徑,具有非常低的阻抗、自感,可滿足高速或者微波的應(yīng)用。但其焊接點質(zhì)量只能通過X光檢查,無法使用自動光學檢測(AOI),因為焊接點只存在于封裝塑料主體下方。

    電子器件封裝過程十分復(fù)雜,其過程中產(chǎn)生的缺陷也很多。封裝失效機理可分為過應(yīng)力失效和磨損失效,失效的負載類型又可分為機械、熱、電氣、輻射和化學負載,如圖25所示。

    圖25 引發(fā)失效的負載類型Fig.25 Type of load that causes the failure

    3.2 器件封裝散熱及其他幾種散熱技術(shù)

    芯片散熱主要有三種傳播路徑:傳導(dǎo)、對流和輻射,其中80%的熱量都是通過封裝體傳導(dǎo)。熱量從芯片經(jīng)由鍵合材料(芯片與背面露出框架之間的黏接劑)傳導(dǎo)至背面框架(焊盤),然后通過印刷電路板上的焊料傳導(dǎo)至印刷電路板。然后,該熱量通過來自印刷基板的對流和輻射傳遞到大氣中。其他途徑還包括從芯片通過鍵合線傳遞到引線框架、再傳遞到印刷基板來實現(xiàn)對流和輻射的路徑,以及通過芯片封裝來實現(xiàn)對流和輻射的路徑。

    封裝框架通過焊料貼合在一個微型散熱片上用來冷卻芯片,這個微型散熱片稱為熱沉。熱沉的表面積對散熱效果有很大影響,熱沉表面積增大,其與空氣之間的熱阻減小,熱阻與熱沉面積的關(guān)系如式(5)所示[53]:

    (5)

    式中:Rhs-a為熱沉與空氣間的熱阻;α為對流系數(shù);A為熱沉總面積。

    圖26 不同熱沉結(jié)構(gòu)的散熱仿真[53]Fig.26 Heat dissipation simulation of different heat sink structures[53]

    在沒有外部散熱器的情況下,最有效的散熱路徑是通過PCB的銅板與空氣的對流。所以將襯底更換為導(dǎo)熱率更高的材料也可以提高器件的散熱性能,但目前從金剛石材料制備的研究狀況來看,實際應(yīng)用還需要一段時間。從表3[54]可以看出,碳化硅材料的熱導(dǎo)率及其和氮化鎵之間的TBR僅次于金剛石,且與氮化鎵間的晶格失配小。GaN-on-SiC器件可以在高電壓和高漏極電流下運行,相同耗散條件下,SiC器件的可靠性和使用壽命更好。碳化硅襯底根據(jù)電阻率的不同分為導(dǎo)電型和半絕緣型兩類,分別外延沉積碳化硅和氮化鎵后,用于功率器件和射頻器件的制作。

    表3 幾種材料的熱導(dǎo)率、熱膨脹系數(shù)及其與氮化鎵之間的界面熱阻和晶格失配[54]Table 3 Thermal conductivity, thermal expansion coefficient, TBR and lattice mismatch of several materials with gallium nitride[54]

    產(chǎn)業(yè)界用于功率器件制作的導(dǎo)電型碳化硅襯底以國外美國科銳Cree、貳陸公司(Ⅱ-Ⅵ)、道康寧(Dow Corning),德國SiCrystal(被日本羅姆Rohm收購)等公司比較領(lǐng)先。國內(nèi)企業(yè)有天科合達、山東天岳,但市場占有率較低,科銳占據(jù)導(dǎo)電型SiC襯底市場62%的份額。目前受限于襯底制造技術(shù),仍然只能停留在4英寸與6英寸晶圓,8英寸還未推廣。

    Qromis公司設(shè)計了200 mm QST襯底專利產(chǎn)品[55],該材料是一種聚合氮化鋁,其熱膨脹系數(shù)與AlGaN/GaN外延層熱膨脹非常接近,為實現(xiàn)非常厚的GaN緩沖層提供了路徑,包括通過大于100 μm的快速生長外延層實現(xiàn)自立式和非常低的位錯密度GaN襯底,有望用于900~1 200 V器件的緩沖層,使得商用垂直GaN功率開關(guān)器件和整流器適用于高電壓和高電流應(yīng)用領(lǐng)域。該公司還與比利時微電子中心IMEC合作[56],開發(fā)出高性能增強型p-GaN功率器件,其閾值電壓可達到2.8 V。Genns等[57]成功在200 mm QST襯底上制備出650 V p-GaN HEMT,閾值電壓高達3.6 V,導(dǎo)通電阻為15 Ω·mm,150 ℃工況下,漏級關(guān)態(tài)漏電流小于1 μA/mm。

    Yan等[58]將石墨烯覆蓋在碳化硅襯底的AlGaN/GaN HEMT上,使用微拉曼光譜法測得器件熱點溫度下降了20 ℃。Li等[59]將氮化鎵鍵合到多層石墨烯構(gòu)成的高導(dǎo)熱復(fù)合材料(GC)上,估算出GaN/GC間的熱邊界電導(dǎo)(TBC)為67 MW/(m2·K)。與市面上的GaN-on-SiC和GaN-on-Si晶體管相比,GaN-on-GC功率晶體管表現(xiàn)出優(yōu)越性,并且熱性能得到大幅改善。

    Mohanty等[60]通過深度反應(yīng)離子刻蝕將Si基HEMT襯底刻出微溝槽結(jié)構(gòu),然后用電鍍工藝填充高導(dǎo)熱材料銅,提升了器件的散熱性能。其飽和電流提升了17%,熱點溫度可降低22 ℃。Zhao等[61]利用電鍍技術(shù)成功將HEMT從Si襯底轉(zhuǎn)移到銅基片上,表面形態(tài)幾乎未受影響且不存在較大的應(yīng)力,與Si上的電特性相同,但具有更好的散熱性能。Wang等[62]采用層轉(zhuǎn)移的方式制備了柔性的HEMT,并通過電鍍與150 μm的銅膜集成,研究了HEMT的應(yīng)變效應(yīng)。在彎曲向下和彎曲向上的測試條件下,分別測得電流變化量為3.4%和-4.3%,閾值電壓也發(fā)生了改變。這表明施加應(yīng)變引起的壓電極化電荷改變了溝道中2DEG的密度,從而導(dǎo)致漏極電流的變化。如果使用較大的壓電負常數(shù)的材料作為勢壘層,則極化電荷變化更大,電流調(diào)制也更大。美國德州儀器公司(TI)設(shè)計了一款頂部冷卻QFN封裝結(jié)構(gòu)[63],其頂部有一個暴露的銅熱板,通過將散熱器或冷板直接貼合在封裝頂部實現(xiàn)。不僅為器件提供有效的散熱通道,同時降低了PCB板上的應(yīng)力,測試其熱阻可降低20%~30%。

    Cheng等[64]設(shè)計了一種在Si襯底上集成V槽銅基和TO-3P引線框架的HEMT新型封裝結(jié)構(gòu),如圖27所示。

    圖27 V槽銅基和TO-3P引線框架的HEMT新型封裝結(jié)構(gòu)[64]Fig.27 New HEMT package structure with V-groove copper base and TO-3P lead frame[64]

    與傳統(tǒng)封裝相比,V形槽基板不僅為橫向?qū)崽峁┝祟~外的熱通道,還可以實現(xiàn)精確定位。該顯微組織為滿足熱要求而進行表面冷卻,并在相似的封裝尺寸下獲得了比普通金屬更低的封裝熱阻。當芯片通過導(dǎo)電涂料到銅基的熱阻降低時,晶體管側(cè)的熱擴散得到改善。在相同的驅(qū)動條件下,與DIP封裝相比,該方法的熱阻降低了19.6%。

    Lu等[65]設(shè)計了一種新型封裝,將氮化鎵裸芯片直接嵌入PCB板及DBC基板之間用于熱提取,使用無壓銀燒結(jié)連接設(shè)備終端。封裝結(jié)構(gòu)如圖28所示,并通過制備(650 V, 150 A) GaN HEMT的單片封裝和雙片半橋模塊驗證了該方法。封裝的仿真結(jié)果顯示功率回路寄生電感小于0.5 nH,結(jié)點到外殼的熱阻小于0.2 ℃/W。

    圖28 氮化鎵裸芯片直接嵌入PCB板及DBC基板的新型封裝結(jié)構(gòu)[65]Fig.28 Novel packaging structure of gallium hexazide bare chip embedded directly into PCB and DBC substrate[65]

    Li等[66]提出了一種適用于無焊絲的橫向GaN HEMT集成方案。采用雙面DPC基片和多銅層結(jié)構(gòu)。如圖29所示,氮化鎵芯片夾在兩DPC基板之間,以實現(xiàn)雙面冷卻。通過優(yōu)化布局,采用磁場抵消和屏蔽層技術(shù)進一步降低寄生參數(shù)。由于增加了陶瓷基板,該結(jié)構(gòu)相比傳統(tǒng)鍵合線結(jié)構(gòu)可以承受更高且更少的熱機械應(yīng)力。以此制備的650 V/30 A功率模塊,與傳統(tǒng)單面散熱模塊相比熱阻降低30%~48%,功率回路和柵回路電感降低到0.94 nH和2 nH,漏源電壓最大dv/dt可達150 V/ns,功率密度為820 W/in3,峰值功率達到98.85%。

    圖29 一種適用于無焊絲的橫向GaN HEMT集成結(jié)構(gòu)[66]Fig.29 Horizontal GaN HEMT integrated structure for wide-free welding[66]

    傳統(tǒng)功率半導(dǎo)體器件互聯(lián)技術(shù)一般采用無鉛釬料或Sn基含鉛的熱界面材料,將熱沉、基底和器件緊密結(jié)合在一起,再通過鋁線或金線鍵合,但這些材料都不適合在高溫工作條件下使用。主要原因是材料會因溫度的大幅度變化發(fā)生蠕變造成焊點失效,或合金材料使半導(dǎo)體與元器件之間產(chǎn)生熱應(yīng)力導(dǎo)致?lián)p壞。

    一種導(dǎo)熱率高且抗疲勞的熱界面材料對器件的散熱效率也是至關(guān)重要的。低溫燒結(jié)納米銀糊因其較高的熔化溫度,比傳統(tǒng)焊料和膠膜具有更好的熱/電導(dǎo)率,可用于需要高溫操作和高散熱能力的芯片連接[67]。與傳統(tǒng)焊接工藝和焊料相比,銀燒結(jié)技術(shù)與出色的導(dǎo)熱性能結(jié)合,可將可靠性提高4倍。納米銀的主要特點就是低溫燒結(jié)、高溫工作,燒結(jié)溫度可低至150 ℃,甚至室溫。且金屬銀具有高的熱導(dǎo)率和良好的導(dǎo)電性,以及抗腐蝕性和抗蠕變能力。納米銀焊料焊芯的結(jié)溫比AuSn釬料低近20 ℃,約下降16.7%。

    Yu等[68]對無壓低溫固化納米銀釬焊膏的剪切強度、孔隙率和導(dǎo)熱系數(shù)進行了研究。實驗結(jié)果表明:納米銀焊接件的平均剪切強度為3.65 MPa。納米銀釬焊的芯片空隙率小于10%。納米銀釬焊結(jié)合層的導(dǎo)熱性能優(yōu)于共晶(Au80Sn20)焊料。經(jīng)過100倍的溫度沖擊試驗(-55~+125 ℃),功放元件性能穩(wěn)定,無分層、輸出功率降低等性能退化。因此,納米銀釬焊膏作為大功率器件的黏接材料,具有可靠的連接強度、良好的導(dǎo)熱性和導(dǎo)電性。

    賀利氏電子mAgic DA295A無壓燒結(jié)銀使用微米級片狀銀粉來燒結(jié),如圖30和表4所示,與納米粉相比,此工藝確保了更高的良率和更寬的工藝窗口及更低的成本,燒結(jié)溫度低至200 ℃,且達到低于5%的空洞率[69]。

    圖30 賀利氏電子銀燒結(jié)產(chǎn)品工藝[69]Fig.30 Process of Heraeus electronic silver sintered products[69]

    表4 賀利氏電子銀燒結(jié)產(chǎn)品特性[69]Table 4 Characteristics of Heraeus electronic silver sintered products[69]

    4 結(jié)語與展望

    AlGaN/GaN HEMT器件是重要的電力電子器件之一,由于其高頻、高功率密度等特性,有著廣泛的應(yīng)用前景,但其可靠性仍然會受到封裝體寄生效應(yīng)、散熱問題的影響。本文綜述了國內(nèi)外對于GaN HEMT器件降低寄生電感及封裝散熱關(guān)鍵技術(shù)問題的研究現(xiàn)狀,為充分發(fā)揮GaN材料的優(yōu)良特性,提高GaN HEMT器件的可靠性提供了有價值的參考。基于金剛石出色的導(dǎo)熱性能,將其應(yīng)用于GaN HEMT器件中可以實現(xiàn)有效的散熱,本文對目前的應(yīng)用研究成果進行了分析和討論,對高導(dǎo)熱金剛石材料增強GaN HEMT器件可靠性的研究具有一定的指導(dǎo)意義。

    針對功率器件可靠性的相關(guān)問題,GaN基HEMT可以從以下幾方面繼續(xù)取得突破進展:(1)針對不同類型的開關(guān)振蕩,研究不同的解決方案,減少過沖及EMI。通過設(shè)計更加優(yōu)化的PCB布局,以減輕或抑制開關(guān)振蕩。(2)設(shè)計新型的熱沉結(jié)構(gòu)或散熱材料,使散熱層更加靠近熱點位置,進一步降低TBR,增強器件橫向散熱性能??傊?,氮化鎵電子器件商業(yè)化產(chǎn)品雖然已初步應(yīng)用,但仍有很大的發(fā)展空間,有待深入研究。若能更好地解決以上器件的可靠性問題,GaN基HEMT器件將不僅在功率器件、微波器件領(lǐng)域,而且在傳感探測、信息通信、航空航天等領(lǐng)域都有著巨大的發(fā)展空間和應(yīng)用前景。

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