無(wú)線通信系統(tǒng)數(shù)字接口模塊的設(shè)計(jì)

李 欣，張 淵，汪鵬志

（1.中國(guó)人民解放軍92728部隊(duì)，上海 200436；2.武漢船舶通信研究所，湖北 武漢 430079）

0 引言

本文設(shè)計(jì)的無(wú)線通信系統(tǒng)數(shù)字接口模塊主要應(yīng)用于高速數(shù)據(jù)傳輸系統(tǒng)，使用超短波為傳輸手段，采用時(shí)分復(fù)用方式完成主站和從站之間的數(shù)據(jù)傳輸，設(shè)計(jì)了一種同步機(jī)制，完成從站和主站之間的時(shí)隙同步。

1 概述

主站高速數(shù)據(jù)傳輸系統(tǒng)的主芯片使用Xilinx公司的v6系列芯片，從站系統(tǒng)主芯片使用Altera公司的stratix_IV系列芯片，由于硬件不同，接口也不同。主站高速數(shù)據(jù)傳輸系統(tǒng)的數(shù)字接口有CPU接口、光纖接口、時(shí)隙中斷接口。從站的數(shù)字接口有網(wǎng)口接口、AD/DA芯片初始化、時(shí)隙同步接口，實(shí)現(xiàn)數(shù)字上下頻變換。

2 主站高速數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

主站高速數(shù)據(jù)傳輸系統(tǒng)的各個(gè)硬件模塊之間通過(guò)高速串行接口rapid_io進(jìn)行通信，F(xiàn)PGA采用是Xilinx公司的V6系列，其FPGA框圖如圖1所示。

圖1 主站高速數(shù)據(jù)傳輸系統(tǒng)FPGA框架圖

srio_dataport為主模塊，完成了CPU數(shù)據(jù)到調(diào)制/解調(diào)模塊之間數(shù)據(jù)包格式的轉(zhuǎn)換，并且將數(shù)字基帶信號(hào)通過(guò)光纖傳送給外接的中頻板，接收光纖傳來(lái)的基帶數(shù)據(jù)，提取出適合解調(diào)的基帶數(shù)據(jù)。

2.1 CPU接口設(shè)計(jì)

CPU接口采用高速SRIO接口。SRIO協(xié)議[1]設(shè)計(jì)了三層的分層結(jié)構(gòu)，分別是邏輯層（Logical Layer）、傳輸層（Transport Layer）以及物理層（Physical Layer），如圖2所示。

圖2 SRIO協(xié)議規(guī)范分層

（1）邏輯層：制定了邏輯層協(xié)議，規(guī)定了包格式以及端點(diǎn)設(shè)備所完成事務(wù)的信息，這些是終端處理所必需的，包括傳輸類型ttype、包長(zhǎng)度size、目的地址（Destination Addr）等。當(dāng)前，邏輯層支持全局共享存儲(chǔ)器、存儲(chǔ)器映射的輸入輸出、消息傳遞以及流式數(shù)據(jù)4種不同的傳輸機(jī)制，并且保留了邏輯層功能的擴(kuò)展功能。

（2）傳輸層：定義了包交換的路由和尋址機(jī)制。SRIO支持8位小系統(tǒng)（最多256個(gè)獨(dú)立的端點(diǎn)地址）和16位大系統(tǒng)的地址空間（當(dāng)前已支持32位的ID空間）。ID號(hào)為端點(diǎn)設(shè)備間的報(bào)文傳輸提供了相應(yīng)的路由信息，交換器件可通過(guò)ID信息查詢路由表將數(shù)據(jù)轉(zhuǎn)發(fā)到目的設(shè)備。

（3）物理層：說(shuō)明設(shè)備級(jí)接口信息，如電氣特性、錯(cuò)誤管理和流量控制機(jī)制。物理層包括8位/16位并行接口標(biāo)準(zhǔn)和1X/4X串行接口標(biāo)準(zhǔn)。

SRIO的核心操作[2-4]包括請(qǐng)求和響應(yīng)事務(wù)兩種。包是SRIO系統(tǒng)中端點(diǎn)器件間報(bào)文傳輸?shù)幕締卧?。事?wù)發(fā)起者（Initiator）發(fā)起一個(gè)請(qǐng)求事務(wù)給目的端點(diǎn)，目的端點(diǎn)將ACK發(fā)送給發(fā)起者來(lái)完成一次握手操作。硬件上通常不好將SRIO端點(diǎn)直接互連在一起，而是通過(guò)介于其中的一個(gè)或多個(gè)交換器件的集合鏈接，SRIO事務(wù)傳遞過(guò)程如圖3所示。

圖3 SRIO事務(wù)傳遞過(guò)程

SRIO數(shù)據(jù)包類型[5-7]由其Ftype（Format Type）和TType（Transaction Type）共同確定，表1描述了由FType、TType共同確定的所有模式及其對(duì)應(yīng)的解碼動(dòng)作。根據(jù)包格式的不同，事務(wù)類型主要有3種，分別是NRead（基本讀操作）、NWrite（基本寫操作）以及Doorbell（門鈴操作），通過(guò)這3種類型的組合就可以完成所有的存儲(chǔ)器讀寫操作。具體的SRIO包類型如表1所示，最常用的包類型是NWrite和Doorbell。

表1 SRIO包類型

鑒于SRIO總線的復(fù)雜程度，Xilinx公司沒(méi)有公開SRIO協(xié)議實(shí)現(xiàn)的技術(shù)細(xì)節(jié)和源碼，而是以一種技術(shù)不開源的ngc文件形式存在的。通過(guò)例外SRIO ip核，設(shè)置速率為2.5 Gbps，并完成初始化。串行數(shù)據(jù)通過(guò)srio_top_2g5核之后轉(zhuǎn)化成64位雙口ram端口信號(hào)。CPU向FPGA發(fā)送數(shù)據(jù)后會(huì)發(fā)送一個(gè)doorbell信息當(dāng)FPGA監(jiān)測(cè)到doorbell信息時(shí)，則讀取CPU發(fā)來(lái)的數(shù)據(jù)，并將讀取的64位數(shù)據(jù)轉(zhuǎn)換成8位數(shù)據(jù)傳遞給調(diào)制解調(diào)模塊，其中第1～3字節(jié)保留，第4字節(jié)表示調(diào)制模式，第4個(gè)字節(jié)為0xff則表示發(fā)送的是網(wǎng)控幀，同時(shí)開啟time_counter計(jì)數(shù)，當(dāng)sync_flag指示信號(hào)拉高時(shí)，則停止；若不是0xff則表示調(diào)制模式，接下來(lái)的數(shù)為待編碼調(diào)制的有效數(shù)據(jù)，0x0表示二進(jìn)制，40字節(jié)；0x1表示四進(jìn)制，80字節(jié)；0x2表示四進(jìn)制，160字節(jié)；0x3表示二進(jìn)制，80字節(jié)。當(dāng)收到數(shù)據(jù)后，并不是馬上開啟調(diào)制/解調(diào)模塊產(chǎn)生調(diào)制波形，而是等待下一個(gè)時(shí)隙中斷到來(lái)，同時(shí)產(chǎn)生start_tran，保證調(diào)制波形開始于時(shí)隙中斷，調(diào)制波形就不會(huì)跨時(shí)隙。接收時(shí)，在有效數(shù)據(jù)前插入8字節(jié)，前4字節(jié)填充time_counter的值，第6～7字節(jié)保留，第8字節(jié)表示收到數(shù)據(jù)包的調(diào)制模式，0x0表示二進(jìn)制，40字節(jié)；0x1表示四進(jìn)制，80字節(jié)；0x2表示四進(jìn)制，160字節(jié)；0x3表示二進(jìn)制，80字節(jié)；將其轉(zhuǎn)化為64位數(shù)據(jù)寫進(jìn)srio_top_2g5核，并通過(guò)igen_0控制幀通知srio_top_2g5讀取數(shù)據(jù)。

驅(qū)動(dòng)接收SRIO NWrite數(shù)據(jù)包時(shí)序示例如圖4所示。驅(qū)動(dòng)程序收到NWrite包后，剝離SRIO NWrite幀頭等信息，將數(shù)據(jù)以wr_en，wr_addr和wr_data信號(hào)發(fā)送給用戶，用戶可以將wr_en，wr_addr和wr_data至FPGA的RAM，F(xiàn)IFO或者用戶應(yīng)用。RAM和FIFO由用戶根據(jù)需要自行維護(hù)大小和狀態(tài)，驅(qū)動(dòng)不開用戶RAM或FIFO。

2.2 光纖接口設(shè)計(jì)

光纖接口是基于SRIO接口的，經(jīng)過(guò)光電轉(zhuǎn)換模塊，將待發(fā)送/接收的數(shù)據(jù)轉(zhuǎn)換為光信號(hào)發(fā)送出去，其FPGA內(nèi)部核心還是使用SRIO接口。本文使用的光纖SRIO接口速率為1.25 Gbps，例外的ip核名字為srio_top_1g5，其接口信號(hào)定義如表2所示。

表2 SRIO驅(qū)動(dòng)接口說(shuō)明

igen_length 16 I 數(shù)據(jù)包長(zhǎng)度，以8 bytes為單位igen_finish_pkt_no 6 O 當(dāng)前已經(jīng)完成的包編號(hào)，igen_ finish高時(shí)有效igen_finish 1 O 包發(fā)送完成指示rd_clk 1 O 本地?cái)?shù)據(jù)FIFO讀時(shí)鐘rd_en 1 O 本地?cái)?shù)據(jù)FIFO讀使能rd_data_valid 1 I 本地?cái)?shù)據(jù)FIFO讀有效信號(hào)rd_data 64 I 本地?cái)?shù)據(jù)FIFO讀數(shù)據(jù)wr_clk 1 O 本地?cái)?shù)據(jù)FIFO/RAM寫時(shí)鐘wr_en 1 O 本地?cái)?shù)據(jù)FIFO/RAM寫使能wr_addr 32 O 本地RAM寫數(shù)據(jù)地址wr_data 64 O 本地?cái)?shù)據(jù)FIFO/RAM寫數(shù)據(jù)doorbell_src_id 8 O 門鈴源ID doorbell_dest_id 8 O 門鈴目標(biāo)ID doorbell_rx 1 O 門鈴收到信號(hào)，為高表示收到了一個(gè)門鈴doorbell_rx_info 16 O 收到的門鈴信息deviceid 16 O FPGA設(shè)備的SRIO ID port_error 1 O SRIO端口出錯(cuò)指示link_initialized 1 O SRIO鏈接成功指示clk_lock 1 O SRIO參考時(shí)鐘鎖定指示driver_version 32 O 驅(qū)動(dòng)版本信息，支持Va.b，格式為 bit31-bit24:年，‘20xx’中的20省 略,xx為00～99 bit23-bit20:月，1～12 bit19-bit15:日，1～31 bit14-bit7:版本高位,a，0～255 bit6-bit0:版本低位,b，0～127 例如2019年10月1日，版本2.1， driver_version為 {8’d19,4’d10,5’d1,8’d2,7’d1}

調(diào)制/解調(diào)模塊的基帶I/Q兩路信號(hào)通過(guò)光纖和外面的中頻板交互數(shù)據(jù)。當(dāng)發(fā)送時(shí)，采用了乒乓存儲(chǔ)技術(shù)，將調(diào)制后的基帶I/Q兩路信號(hào)寫進(jìn)雙口ram中，時(shí)鐘頻率為16 MHz，當(dāng)寫滿128字節(jié)時(shí)，發(fā)送igen_1控制幀，通知srio_top_1g5讀取數(shù)據(jù)，并告訴srio_top_1g5讀取數(shù)據(jù)的首地址，在srio_top_1g5讀取數(shù)據(jù)的時(shí)候，由于數(shù)據(jù)是連續(xù)來(lái)的，為保證數(shù)據(jù)不丟失，寫到另一塊雙口ram中。這樣通過(guò)寫A，讀B，寫B(tài)，讀A實(shí)現(xiàn)了存儲(chǔ)器的乒乓讀寫操作，保證連續(xù)數(shù)據(jù)不丟失地發(fā)送出去。收的時(shí)候，將srio_top_1g5發(fā)送來(lái)的64位數(shù)據(jù)寫進(jìn)fifo中，同時(shí)不停地讀fifo數(shù)據(jù)，只要速率匹配，就能輸出有效的基帶I/Q兩路信號(hào)，供解調(diào)模塊捕捉同步頭并解調(diào)出有效數(shù)據(jù)。當(dāng)fifo為空時(shí)，對(duì)于解調(diào)模塊而言，基帶I/Q為噪聲信號(hào)，不會(huì)影響其他模塊的正常工作。

2.3 時(shí)隙中斷接口設(shè)計(jì)

主站采用的定時(shí)計(jì)數(shù)器1 ms產(chǎn)生一個(gè)時(shí)隙脈沖，能精確到50 ns，其產(chǎn)生的時(shí)隙中斷脈沖如圖4所示。主從站之間的時(shí)隙調(diào)整采用RTT方式。主站在網(wǎng)控幀時(shí)隙的固定時(shí)刻發(fā)送一個(gè)網(wǎng)控幀，下個(gè)時(shí)隙接收從站發(fā)來(lái)的應(yīng)答幀，并記下主站波形開始時(shí)刻到收到應(yīng)答幀的同步sync_flag后的時(shí)間，伴隨著應(yīng)答幀將該時(shí)間傳送給CPU。當(dāng)傳輸距離為0時(shí)，該時(shí)間time_counter為固定的，在實(shí)驗(yàn)室下，通過(guò)示波器測(cè)出該固定時(shí)間。當(dāng)傳輸距離變化時(shí)，該時(shí)間也會(huì)變化，從而主從站時(shí)隙中斷也會(huì)產(chǎn)生偏差。CPU每收到一包應(yīng)答幀，就從中提取出這個(gè)時(shí)間，若大于實(shí)驗(yàn)室量出的值，則在下一個(gè)網(wǎng)控幀插入命令，通知從站將時(shí)隙中斷向左移；若小于實(shí)驗(yàn)室量出的值，則在下一個(gè)網(wǎng)控幀中插入命令，通知從站將時(shí)隙中斷向右移動(dòng)，移動(dòng)的數(shù)量為兩個(gè)值偏差的一半。該時(shí)間是按一定速度慢慢變化的，這種時(shí)隙調(diào)整方式能完成時(shí)隙調(diào)整功能。

圖4 主站時(shí)隙中斷脈沖

3 從站高速數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

從站高速數(shù)據(jù)傳輸系統(tǒng)的硬件平臺(tái)采用FPGA＋PowerPC+AD+DA構(gòu)建，采用的是Altera公司的Stratix_iv系列的FPGA。PowerPC和FPGA之間的接口為百兆網(wǎng)口，與射頻模塊之間的接口傳送模擬信號(hào)。其框圖如圖5所示。

圖5 從站高速數(shù)據(jù)傳輸系統(tǒng)接口框架圖

3.1 net_ctrl模塊設(shè)計(jì)

百兆網(wǎng)口直接調(diào)用FPGA自帶的三速以太網(wǎng)ip核，F(xiàn)PGA的EMAC控制器與以太網(wǎng)物理芯片是MII接口，如圖6所示。通過(guò)MDIO將物理芯片配置為百兆模式，通過(guò)寄存器接口根據(jù)寄存器定義將EMAC ip核配置成百兆模式。

圖6 MII接口

根據(jù)約定號(hào)的幀格式，如表3所示，接收UDP包，完成IP地址的檢測(cè)以及幀頭校驗(yàn)，去掉UDP包頭后，提取出數(shù)據(jù)。收到數(shù)據(jù)包的第4字節(jié)為0xff，接下來(lái)4字節(jié)表示CPU配置的time_slot_offset的值。若收到包的第4字節(jié)不是0xff，則表示是調(diào)制波形模式，接下來(lái)的數(shù)為待編碼調(diào)制的有效數(shù)據(jù)，0x0表示二進(jìn)制，40字節(jié)；0x1表示四進(jìn)制，80字節(jié)；0x2表示四進(jìn)制，160字節(jié)；0x3表示二進(jìn)制，80字節(jié)。當(dāng)收到網(wǎng)口的數(shù)據(jù)后，并不是馬上將數(shù)據(jù)調(diào)制成波形，而是等待下一個(gè)時(shí)隙中斷到來(lái)后，才發(fā)送start_tran信號(hào)給調(diào)制解調(diào)模塊，使其產(chǎn)生波形，這樣保證波形固定從時(shí)隙中斷開始時(shí)刻產(chǎn)生。解調(diào)出來(lái)的數(shù)據(jù)采用相同的格式，在有效數(shù)據(jù)前插入4字節(jié)，前個(gè)字節(jié)保留，第4字節(jié)表示收到數(shù)據(jù)包的調(diào)制模式，0x0表示二進(jìn)制，40字節(jié)；0x1表示四進(jìn)制，80字節(jié)；0x2表示四進(jìn)制，160字節(jié)；0x3表示二進(jìn)制，80字節(jié)，打包好后通過(guò)百兆以太網(wǎng)發(fā)送給CPU。

表3 UDP包數(shù)據(jù)格式

3.2 數(shù)字上下頻模塊設(shè)計(jì)

數(shù)字上變頻即將帶寬為4.5 MHz的數(shù)字基帶信號(hào)的變更為中頻頻率為24.384 MHz的數(shù)字中頻信號(hào)，如圖7所示。首先將采樣速率為16 Mbps的已調(diào)制數(shù)字基帶數(shù)據(jù)經(jīng)過(guò)插值濾波變到128 Mbps采樣頻率下，然后根據(jù)公式AD=i×cosIq×sinf，生成中心頻率為24.384 MHz的中頻調(diào)制波形。

圖7 數(shù)字上變頻頻譜搬移

數(shù)字下變頻即為將采樣后的24.384 MHz數(shù)字中頻信號(hào)通過(guò)頻譜搬移轉(zhuǎn)換為帶寬為4.5 MHz的數(shù)字基帶信號(hào)，如圖8所示。數(shù)字下變頻由low_to_iq和AD_sampling兩個(gè)模塊共同完成，F(xiàn)PGA輸入的一路AD信號(hào)經(jīng)過(guò)low_to_iq模塊，生成兩路ad_i，ad_q信號(hào)，其原理公示是adi=ad×cosf,adq=ad×cosf。AD_sampling模塊通過(guò)8倍抽取將采樣速率從128 Mbps降為16 Mbps。

圖8 數(shù)字下變頻頻譜搬移

3.3 時(shí)隙同步接口設(shè)計(jì)

從站產(chǎn)生的時(shí)隙中斷以主站為基準(zhǔn)，保證主從站時(shí)隙中斷對(duì)齊，時(shí)隙中斷的周期為1 ms。由于波形都是從時(shí)隙中斷開始的固定時(shí)刻開始發(fā)送的，從站收到波形后產(chǎn)生sync_flag的時(shí)間也是固定的，故sync_flag從拉高到產(chǎn)生時(shí)隙中斷的時(shí)間也是固定的，設(shè)為time_slot_offset為調(diào)整的初值，這個(gè)時(shí)間是在實(shí)驗(yàn)室條件下通過(guò)示波器測(cè)出來(lái)的。故從站時(shí)隙中斷由兩個(gè)條件決定，當(dāng)從站收不到包時(shí)，即無(wú)法檢測(cè)到sync_flag的上升沿，由本身的1ms計(jì)數(shù)器產(chǎn)生，當(dāng)從站收到包時(shí)，檢測(cè)到sync_flag的上升沿后啟動(dòng)sync_counter，當(dāng)sync_counter計(jì)到time_slot_offset時(shí)產(chǎn)生時(shí)隙中斷，同時(shí)復(fù)位sync_counter，這樣保證從站跟主站的時(shí)隙中斷是對(duì)齊的。當(dāng)從站由近到遠(yuǎn)，由于波形在空中的傳輸延時(shí)，time_slot_offset的值會(huì)變??；當(dāng)從站由遠(yuǎn)到近，time_slot_offset的值會(huì)變大。由2.3節(jié)介紹可知，time_slot_offset的變化值是由主站通過(guò)RTT校驗(yàn)計(jì)算出來(lái)的，然后將該幀插入到網(wǎng)控幀中，當(dāng)從站收到數(shù)據(jù)包時(shí)，根據(jù)幀頭的類型以及格式，確定網(wǎng)控幀并提取出調(diào)整值，更新time_slot_offset的值，這樣通過(guò)動(dòng)態(tài)調(diào)整time_slot_offset的值確保無(wú)論從站和主站之間的距離怎么變化，主從設(shè)備的時(shí)隙中斷對(duì)準(zhǔn)。其時(shí)隙中斷生成和調(diào)整如圖9所示。

圖9 從站高速數(shù)據(jù)傳輸系統(tǒng)的時(shí)隙中斷

4 AD/DA芯片設(shè)計(jì)

AD芯片采用的是美國(guó)公司推出的高速14位并行模數(shù)轉(zhuǎn)換集成電路。該芯片自帶SHA采樣保持電路和OUTPUT BUFFER輸出緩沖器。與早期AD芯片相比，AD9240具有極高的采樣速率和轉(zhuǎn)換速率，適用于高速模擬信號(hào)的采集[8]。AD9240內(nèi)部結(jié)構(gòu)緊湊，集成度高，工作性能好，所以可以大幅減少印制板的面積，并且降低系統(tǒng)成本。AD9240采用44腳方形封裝，其主要引腳的功能如表4所示[9-10]。和傳統(tǒng)的低速AD不同的是，AD9240芯片的時(shí)序控制完全依靠時(shí)鐘來(lái)控制其采樣、轉(zhuǎn)換以及數(shù)據(jù)輸出的操作。在第一個(gè)時(shí)鐘的上升沿開始采樣轉(zhuǎn)換，當(dāng)?shù)谌齻€(gè)時(shí)鐘上升沿來(lái)臨時(shí)，數(shù)據(jù)將出現(xiàn)在D14～D1端口上。由于AD9240是分級(jí)型模數(shù)轉(zhuǎn)換，因此，其數(shù)據(jù)輸出時(shí)刻比相應(yīng)的采樣開始時(shí)刻要晚三個(gè)時(shí)鐘周期。

表4 AD9240引腳說(shuō)明

DA芯片使用的是TI原廠推出的DAC8552芯片，該芯片是一款16位雙路、超低短時(shí)脈沖波形干擾、電壓輸出數(shù)模轉(zhuǎn)換器，其電器特性如表5所示。其使用方法如下：

（1）把SYNC拉低，開始傳輸信號(hào)序列。

（2）數(shù)據(jù)信號(hào)由Din引腳進(jìn)入，然后寫入24 bit移位寄存器，每bit數(shù)據(jù)在SCLK引腳下降沿的時(shí)候?qū)懭?。SCLK頻率最高可達(dá)30 MHz。

（3）在SCLK第24個(gè)下降沿到來(lái)時(shí)，最后一位數(shù)據(jù)被寫入移位寄存器，然后移位寄存器自動(dòng)鎖住，此后的SCLK下降沿不在改變移位寄存器內(nèi)容。

（4）當(dāng)24位數(shù)據(jù)全部寫入移位寄存器后，高8位作為控制數(shù)據(jù)，低16位是DA數(shù)據(jù)DAC8552自動(dòng)進(jìn)行DA轉(zhuǎn)換。

（5）再一次SYNC下降沿到來(lái)開始下一輪DA轉(zhuǎn)換。轉(zhuǎn)換中若SYNC拉高，則DAC8552復(fù)位。

AD和DA芯片通過(guò)spi串口進(jìn)行配置，串行時(shí)鐘采用低速4 Mbps時(shí)鐘，通過(guò)查詢芯片文檔，將待配置的寄存器的值和地址制成mif文件，初始化生成的rom存儲(chǔ)器核，待系統(tǒng)復(fù)位后，自動(dòng)從rom存儲(chǔ)器中讀出地址和數(shù)據(jù)，并將其轉(zhuǎn)化成接口時(shí)序，配置AD和DA芯片。若想改變寄存器配置，通過(guò)fpga仿真器，操作quartus開發(fā)工具自帶的In_System_Memory Content完成到寄存器配置值的修改，同時(shí)可以通過(guò)該工具觀察讀取AD和DA芯片的狀態(tài)，看是否正確。

表5 ADC8552電器特性

5 結(jié)束語(yǔ)

本文設(shè)計(jì)了無(wú)線通信系統(tǒng)的各個(gè)接口以及同步機(jī)制，針對(duì)不同的硬件平臺(tái)以及不同的接口，完成對(duì)各個(gè)接口的驅(qū)動(dòng)，保證數(shù)據(jù)的高速運(yùn)轉(zhuǎn)。此外，設(shè)計(jì)了主從站自同步機(jī)制，保證主站和從站高速數(shù)據(jù)傳輸系統(tǒng)能快速同步，為TDMA網(wǎng)絡(luò)協(xié)議的正常運(yùn)行提供了基本保障。