22 nm FDSOI工藝SRAM單粒子效應(yīng)的重離子實(shí)驗(yàn)研究

趙 雯，趙 凱，陳 偉，沈鳴杰，王 坦，郭曉強(qiáng)，賀朝會(huì)

(1.西安交通大學(xué) 核科學(xué)與技術(shù)學(xué)院，陜西 西安 710049；2.強(qiáng)脈沖輻射環(huán)境模擬與效應(yīng)國家重點(diǎn)實(shí)驗(yàn)室，西北核技術(shù)研究所，陜西 西安 710024；3.上海復(fù)旦微電子集團(tuán)股份有限公司，上海 200433)

全耗盡絕緣體上硅(FDSOI)工藝以其優(yōu)越的短溝道控制力、低功耗、較強(qiáng)的抗單粒子效應(yīng)(SEE)能力在抗輻射集成電路領(lǐng)域備受關(guān)注[1-3]?，F(xiàn)有研究表明[4-7]，F(xiàn)DSOI工藝靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)存儲(chǔ)陣列自身的抗多單元翻轉(zhuǎn)(MCU)能力較強(qiáng)，即使在離子大傾角入射情況下，對存儲(chǔ)陣列采取一定的加固措施也可使其MCU得到很好控制。但是隨器件工作頻率的提高，SRAM外圍電路單粒子瞬態(tài)(SET)所導(dǎo)致的存儲(chǔ)陣列MCU的發(fā)生概率顯著提高，評估這類MCU的影響和分析此類MCU的具體成因?qū)θ嫣岣逨DSOI工藝SRAM的抗MCU能力很有必要。其次，部分研究者報(bào)道了不同測試向量對FDSOI工藝SRAM SEE的影響[5-7]，但是對一些測試向量(如襯底偏置等)影響機(jī)制的分析并不深入，而影響機(jī)制分析對有效指導(dǎo)加固設(shè)計(jì)至關(guān)重要。最后，不同電路形式、版圖布局和加固設(shè)計(jì)的FDSOI工藝SRAM的SEE特性存在差異，相關(guān)的對比性研究并不多見。

本文針對5款不同加固設(shè)計(jì)的22 nm FDSOI工藝SRAM開展重離子實(shí)驗(yàn)研究，對比不同測試圖形、工作頻率、襯底偏置和離子入射角度下SRAM的翻轉(zhuǎn)截面差異，分析這些測試向量對翻轉(zhuǎn)截面的影響機(jī)制；基于SRAM外圍電路SET所導(dǎo)致的存儲(chǔ)陣列MCU的地址信息揭示此類MCU的成因，為針對性地指導(dǎo)FDSOI工藝SRAM外圍電路加固提供有用信息；此外，還針對不同加固設(shè)計(jì)的FDSOI工藝SRAM的抗SEE性能優(yōu)劣進(jìn)行討論。

1 實(shí)驗(yàn)樣品和設(shè)置

實(shí)驗(yàn)樣品為22 nm FDSOI工藝SRAM，超薄體硅厚度為8 nm，埋氧層厚度為18 nm。樣品含5款不同加固結(jié)構(gòu)的SRAM，總存儲(chǔ)容量為1 Mbits，共17個(gè)地址位(A0～A16)和8個(gè)數(shù)據(jù)位(B0～B7)。圖1所示為存儲(chǔ)陣列的布局圖，陣列被劃分為8個(gè)Block，由地址位A16A15A14控制。每個(gè)Block分為4個(gè)Section，每個(gè)Section的四分之一象限中，數(shù)據(jù)位B0～B7將該象限劃分為8大行，每大行中由A9A8A7區(qū)分為8行，地址位A10A5A4A3A2A1A0控制每個(gè)象限的128列，因此，每個(gè)象限有64行×128列的存儲(chǔ)單元。由于每個(gè)Block共2×8個(gè)象限，即每個(gè)Block共128行×1 024列的存儲(chǔ)單元(128 kbits)。

圖1 SRAM存儲(chǔ)陣列的布局Fig.1 Layout schematic of SRAM array

5款SRAM通過地址位的高3位A16A15A14進(jìn)行區(qū)分，表1為5款SRAM的相關(guān)信息。SRAM1是在標(biāo)準(zhǔn)22 nm FDSOI SRAM的基礎(chǔ)上通過對字線和位線的連接進(jìn)行特殊處理來實(shí)現(xiàn)冗余加固的SRAM；SRAM2為八管加固型SRAM；SRAM3～SRAM5為3款雙互鎖結(jié)構(gòu)(DICE)加固SRAM。DICE加固SRAM的原理如圖2所示，3款DICE加固SRAM的版圖布局如圖3所示。

表1 5款SRAM的相關(guān)信息Table 1 Detailed information of five types of SRAMs

實(shí)驗(yàn)離子選用中國科學(xué)院近代物理研究所回旋加速器(HIRFL)提供的Ta離子，離子經(jīng)50 mm空氣層降能后，能量為1 403 MeV，射程為83.5 μm，垂直入射條件下的LET值為81.3 MeV·cm2·mg-1。實(shí)驗(yàn)中采用多種離子入射角度(垂直入射、45°沿字線方向入射、45°沿位線方向入射)、測試圖形(全0、全1、棋盤)、襯底偏置組合(零偏置、N管正偏且P管負(fù)偏、N管負(fù)偏且P管正偏)和工作頻率(1、5、10 MHz)。

圖2 DICE結(jié)構(gòu)原理圖Fig.2 Schematic diagram of DICE structure

SEE測試采用動(dòng)態(tài)測試模式，輻照前對SRAM全地址寫入全0、全1或棋盤數(shù)據(jù)，在輻照過程中實(shí)時(shí)回讀，若某個(gè)地址的SRAM單元所存儲(chǔ)的數(shù)據(jù)與測試前寫入的數(shù)據(jù)有差異，則認(rèn)定發(fā)生翻轉(zhuǎn)，此時(shí)測試系統(tǒng)記錄下該單元的地址和錯(cuò)誤數(shù)據(jù)，并立刻對該地址對應(yīng)的存儲(chǔ)單元配置初始數(shù)據(jù)，然后繼續(xù)對后續(xù)地址進(jìn)行讀操作。實(shí)驗(yàn)中離子注量率采用104cm-2·s-1，總注量為5×106cm-2。位翻轉(zhuǎn)截面計(jì)算采用式(1)：

(1)

其中：i為MCU事件中發(fā)生翻轉(zhuǎn)的單元個(gè)數(shù)；Ei-cell代表有i個(gè)單元發(fā)生翻轉(zhuǎn)的MCU事件數(shù)；F為離子的注量；N為SRAM的存儲(chǔ)容量；θ為離子入射角度。

圖3 SRAM3～SRAM5的版圖布局Fig.3 Layout schematic of SRAM3-SRAM5

2 實(shí)驗(yàn)結(jié)果及分析

2.1 測試圖形對SEE敏感性的影響

為SRAM配置3種測試圖形(全0、全1和棋盤)分別進(jìn)行測試，對比不同測試圖形的位翻轉(zhuǎn)截面差異。圖4a～c分別為垂直入射、沿字線方向45°入射、沿位線方向45°入射3種條件下獲取的對比結(jié)果，SRAM工作頻率為1 MHz，零襯底偏置?？煽闯觯琒RAM1/SRAM2在不同測試圖形下的位翻轉(zhuǎn)截面差異不明顯，這與不同測試圖形下敏感區(qū)的對稱分布有關(guān)；但對于SRAM3/SRAM4/SRAM5而言，全1測試圖形的位翻轉(zhuǎn)截面明顯高于全0測試圖形，說明1→0翻轉(zhuǎn)比0→1翻轉(zhuǎn)更易發(fā)生。這是由DICE單元的SEE敏感對在全0和全1測試圖形下物理分布不同造成的[8]，以SRAM5為例，圖5a～b為SRAM5的DICE敏感對在全1和全0測試圖形下的分布，SRAM5為雙DICE結(jié)構(gòu)，一個(gè)DICE結(jié)構(gòu)的敏感對標(biāo)注為紅色，另一個(gè)DICE結(jié)構(gòu)的敏感對標(biāo)注為藍(lán)色，兩個(gè)DICE結(jié)構(gòu)的敏感對分布完全一致。全1測試圖形下，DICE結(jié)構(gòu)4個(gè)敏感對的物理間距分別為d1、d1、d2、d2(圖5a)；全0測試圖形下，DICE結(jié)構(gòu)4個(gè)敏感對的物理間距分別為d1、d2、d2、d3(圖5b)。通過對比發(fā)現(xiàn)，兩種測試圖形下，DICE結(jié)構(gòu)的4個(gè)敏感對中僅有1個(gè)敏感對的物理間距存在差異，該間距在全1測試圖形下為d1，在全0測試圖形下為d3，由于d1明顯小于d3，因此全1測試圖形下更易發(fā)生單粒子翻轉(zhuǎn)(SEU)，其位翻轉(zhuǎn)截面更高。

圖4 3種離子入射角度下SRAM采用不同測試圖形時(shí)測到的位翻轉(zhuǎn)截面Fig.4 Bit-flip cross section measured in SRAM under different test patterns with three ion incidence angles

a——全1；b——全0圖5 SRAM5的DICE敏感對在全1和全0測試圖形下的物理位置分布Fig.5 Physical location distribution of DICE sensitive-area pair of SRAM5 under all 1 and all 0 test patterns

2.2 工作頻率對SEE敏感性的影響

針對配置了棋盤測試圖形的SRAM，對比其在1、5和10 MHz工作頻率下的位翻轉(zhuǎn)截面差異。圖6為離子垂直入射且零襯底偏置下所獲取的位翻轉(zhuǎn)截面對比結(jié)果?？煽闯觯篠RAM1/SRAM2在不同頻率下的位翻轉(zhuǎn)截面差異不明顯；SRAM3/SRAM4/SRAM5的位翻轉(zhuǎn)截面隨頻率的增加有增大的趨勢。

圖6 不同工作頻率下的SRAM位翻轉(zhuǎn)截面Fig.6 Bit-flip cross section of SRAM at different operation frequencies

隨著工作頻率的增大，外圍組合邏輯電路SET被俘獲的概率變大[9-12]，SRAM讀寫錯(cuò)誤增多。這些讀寫錯(cuò)誤導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)與存儲(chǔ)陣列自身的翻轉(zhuǎn)有明顯區(qū)別，前者多數(shù)是同一字線上的多位同時(shí)發(fā)生翻轉(zhuǎn)。通過翻轉(zhuǎn)位圖發(fā)現(xiàn)，1 MHz頻率下未發(fā)現(xiàn)讀寫錯(cuò)誤導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)，但在5 MHz和10 MHz頻率下，讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)在5款SRAM中均有發(fā)生。圖7為5 MHz和10 MHz頻率下，讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列MCU的物理位圖(SRAM配置棋盤測試圖形，離子垂直入射，橢圓標(biāo)注的為1→0翻轉(zhuǎn)，未標(biāo)注的為0→1翻轉(zhuǎn))。分析發(fā)現(xiàn)，讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列MCU表現(xiàn)為同一字線上的4個(gè)位同時(shí)翻轉(zhuǎn)，且這4位為8位數(shù)據(jù)中的間隔位：2、4、6、8位或1、3、5、7位。測試時(shí)SRAM寫入的是棋盤測試圖形，2、4、6、8位發(fā)生的是0→1翻轉(zhuǎn)，1、3、5、7位發(fā)生的是1→0翻轉(zhuǎn)，在圖7中將4位的1→0翻轉(zhuǎn)進(jìn)行了圈注，可看出，4位的1→0翻轉(zhuǎn)的事件數(shù)明顯小于4位的0→1翻轉(zhuǎn)的事件數(shù)。對于發(fā)生概率明顯較高的4位0→1翻轉(zhuǎn)(錯(cuò)誤發(fā)生后同一字線的8個(gè)數(shù)據(jù)位全為1)事件，分析原因是：當(dāng)讀電路受到離子入射后產(chǎn)生SET，SET被俘獲導(dǎo)致讀時(shí)序出現(xiàn)錯(cuò)誤，被選中的地址上的8位數(shù)據(jù)無法被正常地讀出，由于8條讀數(shù)據(jù)線上的預(yù)沖數(shù)據(jù)為1，因此，讀出了8個(gè)數(shù)據(jù)位全為1的錯(cuò)誤信息。對于發(fā)生概率很低的4位的1→0翻轉(zhuǎn)(錯(cuò)誤發(fā)生后同一字線的8個(gè)數(shù)據(jù)位全為0)事件，分析原因是：在某一讀周期檢測到某個(gè)地址發(fā)生翻轉(zhuǎn)，立即對該地址執(zhí)行寫操作，但寫電路的SET影響到正常的寫預(yù)沖功能，導(dǎo)致8個(gè)數(shù)據(jù)位全部被寫為0，在下一個(gè)讀周期，讀電路讀出了8個(gè)數(shù)據(jù)位全為0的錯(cuò)誤信息。由于在測試過程中，讀操作在循環(huán)進(jìn)行，寫操作只在監(jiān)測到翻轉(zhuǎn)后才執(zhí)行，因此寫操作出錯(cuò)的概率明顯低于讀操作，導(dǎo)致4位的1→0翻轉(zhuǎn)的事件數(shù)明顯小于4位的0→1翻轉(zhuǎn)的事件數(shù)。由圖7可看出，隨工作頻率從5 MHz增加到10 MHz，5款SRAM的讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)事件數(shù)均增大，這與讀寫電路發(fā)生SET后被俘獲的概率增大有關(guān)。值得注意的是，寫錯(cuò)誤導(dǎo)致的MCU發(fā)生在同一字線的4個(gè)數(shù)據(jù)位，傳統(tǒng)的錯(cuò)誤校正碼(ECC)并不能很好地對其糾錯(cuò)，讀錯(cuò)誤導(dǎo)致的MCU雖只在特定周期存在，但也會(huì)干擾電路的正常功能。

對SRAM1/SRAM2而言，讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)數(shù)(翻轉(zhuǎn)事件數(shù)×4)比總翻轉(zhuǎn)數(shù)(讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)數(shù)與存儲(chǔ)陣列自身的翻轉(zhuǎn)數(shù)之和)低2～3個(gè)數(shù)量級，雖然隨工作頻率的提高，讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)數(shù)有所增加，但是這個(gè)增加量并不能對總的位翻轉(zhuǎn)截面產(chǎn)生明顯影響，因此這兩款SRAM在不同頻率下的位翻轉(zhuǎn)截面差異不明顯；然而，SRAM3/SRAM4的總翻轉(zhuǎn)數(shù)介于100～200之間，SRAM5的總翻轉(zhuǎn)數(shù)甚至小于100，隨著工作頻率提高，讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)數(shù)的增加量基本在幾十個(gè)左右，對位翻轉(zhuǎn)截面的影響顯著，導(dǎo)致SRAM3/SRAM4/SRAM5的位翻轉(zhuǎn)截面隨頻率的增加出現(xiàn)增大的趨勢。

2.3 襯底偏置對SEE敏感性的影響

FDSOI器件的一大優(yōu)勢是可通過調(diào)節(jié)襯底偏置實(shí)現(xiàn)電路工作頻率和功耗的性能優(yōu)化：正向襯底偏置模式下器件的閾值電壓較小，可應(yīng)用在需要快速導(dǎo)通晶體管的電路中；負(fù)向襯底偏置模式下器件的漏電流更低，可應(yīng)用在對功耗要求較高的電路中[13]。對FDSOI工藝的抗輻射集成電路而言，研究襯底偏置對FDSOI SRAM SEE的影響具有必要性。針對配置了棋盤測試圖形的SRAM，分別采用不同的襯底偏置組合(NMOS和PMOS襯底均采用零偏置、NMOS襯底采用0.1 V偏置且PMOS襯底采用-0.1 V偏置、NMOS襯底采用-0.1 V偏置且PMOS襯底采用0.1 V偏置)進(jìn)行測試，對比不同襯底偏置情況下的位翻轉(zhuǎn)截面差異，圖8為離子垂直入射時(shí)不同襯底偏置情況下的SRAM位翻轉(zhuǎn)截面。

圖7 5 MHz頻率(a)和10 MHz頻率(b)下讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列MCU的物理位圖Fig.7 Physical bitmap of storage array MCU caused by read-write error at 5 MHz frequency (a) and 10 MHz frequency (b)

圖8 不同襯底偏置情況下的SRAM位翻轉(zhuǎn)截面Fig.8 Bit-flip cross section of SRAM with different substrate-bias voltages

將NMOS的襯底偏置用VBSN表示，PMOS的襯底偏置用VBSP表示，可看出，5款SRAM表現(xiàn)出相同的趨勢：VBSN=0.1 V且VBSP=-0.1 V時(shí)的截面最大，VBSN=VBSP=0 V時(shí)的截面次之，VBSN=-0.1 V且VBSP=0.1 V時(shí)的截面最小。這與文獻(xiàn)[5-6]的實(shí)驗(yàn)結(jié)果類似。當(dāng)NMOS襯底偏置電壓大于0 V時(shí)，頂層硅膜的耗盡層變窄，電離受主數(shù)量減少。一方面，由于固定柵壓下負(fù)電荷的數(shù)量一定，電離受主數(shù)量的減少導(dǎo)致反型層電子數(shù)量增多[13]，為產(chǎn)生與襯底零偏置情況相同數(shù)量的反型層電子，NMOS襯底偏置電壓大于0 V時(shí)，柵極電壓需降低，即NMOS閾值電壓Vthn減??；另一方面，離子入射后產(chǎn)生大量電子-空穴對，電子被漏極收集，當(dāng)NMOS襯底偏置電壓大于0 V時(shí)，頂層硅膜的耗盡層變窄，有利于空穴堆積在體區(qū)以抬高體電勢，促進(jìn)寄生雙極放大效應(yīng)的產(chǎn)生。FDSOI工藝器件的寄生雙極放大效應(yīng)和阱結(jié)構(gòu)不太相關(guān)，因此NMOS寄生雙極放大效應(yīng)和PMOS寄生雙極放大效應(yīng)是類似的。同理，當(dāng)PMOS襯底偏置電壓小于0 V時(shí)，頂層硅膜的耗盡層變窄，電離施主數(shù)量減少。一方面，由于固定柵壓下正電荷的數(shù)量一定，電離施主數(shù)量的減少導(dǎo)致反型層空穴數(shù)量增多，為產(chǎn)生與襯底零偏置情況相同數(shù)量的反型層空穴，PMOS襯底偏置電壓小于0 V時(shí)，柵極電壓絕對值需降低，即PMOS閾值電壓絕對值|Vthp|減??；另一方面，離子入射后產(chǎn)生大量電子-空穴對，空穴被漏極收集，當(dāng)PMOS襯底偏置電壓小于0 V時(shí)，頂層硅膜的耗盡層變窄，有利于電子堆積在體區(qū)以降低體電勢，促進(jìn)寄生雙極放大效應(yīng)的產(chǎn)生。

綜上，VBSN=0.1 V且VBSP=-0.1 V時(shí)，Vthn和|Vthp|均減小，NMOS和PMOS的寄生雙極放大效應(yīng)的發(fā)生概率提高。當(dāng)VBSN=-0.1 V且VBSP=0.1 V時(shí)，Vthn和|Vthp|均增大，NMOS和PMOS的寄生雙極放大效應(yīng)受到抑制。

根據(jù)文獻(xiàn)[14]可知，SRAM中對SEE敏感的截止NMOS和截止PMOS的臨界電荷分別為：

(2)

(3)

其中：Qcri-N為NMOS臨界電荷；Qcri-P為PMOS臨界電荷；Cg-N為NMOS的柵極電容；Cg-P為PMOS的柵極電容；Vsw為NMOS和PMOS所組成反相器的轉(zhuǎn)移特性曲線的轉(zhuǎn)換電壓。這里默認(rèn)SRAM中兩個(gè)反相器的特性一致，因此SRAM中兩組反相器的Vsw相等。從式(2)、(3)可知，臨界電荷與Vsw和Cg有關(guān)。

NMOS和PMOS閾值電壓的變化會(huì)影響SRAM的電壓轉(zhuǎn)換特性，從而影響Vsw的數(shù)值。HSPICE仿真結(jié)果(圖9)顯示，對SRAM1/SRAM2而言，VBSN=0.1 V且VBSP=-0.1 V時(shí)，Vsw比零偏置情況低1 mV；VBSN=-0.1 V且VBSP=0.1 V時(shí)，Vsw比零偏置情況高1 mV。對SRAM3/SRAM4/SRAM5而言，VBSN=0.1 V且VBSP=-0.1 V時(shí)，Vsw比零偏置情況低2 mV；VBSN=-0.1 V且VBSP=0.1 V時(shí)，Vsw比零偏置情況高2 mV?？煽闯?，Vsw在3種偏置條件下的差異很小。

柵極電容Cg的計(jì)算參見式(4)，其中εox和Tox分別為柵極氧化層的介電常數(shù)和厚度，Lg和Wg分別為晶體管的柵長和柵寬。據(jù)文獻(xiàn)[15]分析，晶體管襯底偏置會(huì)通過影響溝道長度Lg來使柵極電容Cg發(fā)生變化，但是對于0.1 V的襯底偏置電壓而言，Cg的改變可忽略不計(jì)。

(4)

綜上分析，3組襯底偏置條件下，Vsw和Cg的差異很小，根據(jù)式(2)、(3)，晶體管SEE臨界電荷的差異不會(huì)很大，不足以造成圖8中3組襯底偏置條件的明顯截面差異。因此，襯底偏置電壓主要通過對寄生雙極放大效應(yīng)的控制來影響SRAM的SEE敏感性。VBSN=0.1 V且VBSP=-0.1 V時(shí)，NMOS和PMOS的寄生雙極放大效應(yīng)的發(fā)生概率提高，電荷收集增加，因此SRAM位翻轉(zhuǎn)截面最大。當(dāng)VBSN=-0.1 V且VBSP=0.1 V時(shí)，寄生雙極放大效應(yīng)受到抑制，因此SRAM位翻轉(zhuǎn)截面最小。

2.4 離子入射角度對SEE敏感性的影響

采用3種不同離子入射角度(垂直入射、沿字線方向45°入射和沿位線方向45°入射)對SRAM分別進(jìn)行輻照，對比不同入射角度下的位翻轉(zhuǎn)截面差異(頻率為1 MHz，零襯底偏置)。圖10a～c分別為棋盤、全0和全1測試圖形下獲取的對比結(jié)果?？煽闯觯?款SRAM的位翻轉(zhuǎn)截面并未隨著離子入射角度的增加而明顯增大，這是FDSOI工藝SRAM與體硅SRAM的差異。SOI工藝器件埋氧層的存在，使得離子在其襯底沉積的電荷并不能被漏極收集，很大程度地降低了總電荷收集量。同時(shí)，SOI工藝器件的SEE敏感區(qū)位于頂層硅膜的超薄區(qū)域，只有離子入射的傾角很大時(shí)才能使得離子徑跡同時(shí)穿過多個(gè)敏感區(qū)來誘發(fā)MCU[16]。對體硅SRAM而言，沉積在襯底的電荷可通過漏斗效應(yīng)被有效收集[17]，共用阱工藝也會(huì)大幅增加電荷共享[18-21]，因此即使在較小的離子入射傾角下仍可能誘發(fā)MCU。

a——SRAM1/SRAM2；b——SRAM3/SRAM4/SRAM5圖9 SRAM中對接反相器的轉(zhuǎn)移特性曲線的轉(zhuǎn)換電壓隨NMOS/PMOS晶體管襯底偏置的變化Fig.9 Switching voltage of transfer characteristic curve of inverter in SRAM vs substrate-bias voltage of NMOS/PMOS transistor

圖10 3種測試圖形下離子以不同角度入射SRAM時(shí)測到的位翻轉(zhuǎn)截面Fig.10 Bit-flip cross section measured in SRAM for different ion incidence angles under three test patterns

2.5 5款SRAM的SEU和MCU敏感性對比

從不同測試條件下5款SRAM的位翻轉(zhuǎn)截面來看，SRAM2的抗翻轉(zhuǎn)能力最弱，SRAM1稍強(qiáng)，3款DICE加固的SRAM(SRAM3/SRAM4/SRAM5)抗翻轉(zhuǎn)能力較好。進(jìn)一步比較3款DICE加固的SRAM可發(fā)現(xiàn)，采用雙DICE結(jié)構(gòu)的SRAM5的抗翻轉(zhuǎn)能力最強(qiáng)。對SRAM3和SRAM4而言，在棋盤測試圖形下，SRAM4的截面較低；但在全0和全1測試圖形下，SRAM4的截面較高。

圖11 SRAM1和SRAM2中測到的2位MCU的物理位圖Fig.11 2-bit MCU physical bitmap measured in SRAM1 and SRAM2

若剔除外圍電路讀寫錯(cuò)誤導(dǎo)致的MCU而只考慮存儲(chǔ)陣列自身的MCU，5款SRAM中，僅SRAM1和SRAM2發(fā)生了極少量的2位MCU，且SRAM2的2位MCU數(shù)量比SRAM1多，DICE加固的3款SRAM未發(fā)生存儲(chǔ)陣列自身的MCU，這證明FDSOI工藝DICE結(jié)構(gòu)在離子高線性能量傳輸值(LET)或斜入射情況下仍具有較強(qiáng)的抗MCU能力。對于體硅DICE結(jié)構(gòu)而言，離子LET值增大或斜入射會(huì)增加其MCU敏感性，但當(dāng)DICE結(jié)構(gòu)采用FDSOI工藝時(shí)，即使在離子高LET值或斜入射情況下，MCU敏感性很低。將SRAM1和SRAM2中觀察到的2位MCU的物理位圖示于圖11，由于發(fā)生翻轉(zhuǎn)的2個(gè)SRAM單元的物理位置很近，在圖11中難以區(qū)分翻轉(zhuǎn)圖形，因此在2位MCU的發(fā)生位置處將翻轉(zhuǎn)圖形做了文字標(biāo)注，其中ver代表垂直2位MCU，hor代表水平2位MCU，dig代表對角2位MCU，可看出，SRAM1的2位MCU均為水平方向，SRAM2的2位MCU以垂直方向和對角方向居多，這與SRAM的敏感區(qū)在水平和垂直方向的間距差異有關(guān)。

3 結(jié)論

本文針對5款不同加固設(shè)計(jì)的22 nm FDSOI工藝SRAM開展了重離子SEE實(shí)驗(yàn)，獲取了不同測試圖形、工作頻率、襯底偏置和離子入射角度下SRAM的翻轉(zhuǎn)數(shù)據(jù)。結(jié)果發(fā)現(xiàn)，對于存儲(chǔ)陣列加固效果較好的3款DICE型FDSOI工藝SRAM而言，存儲(chǔ)陣列自身的翻轉(zhuǎn)數(shù)較小，讀寫錯(cuò)誤所導(dǎo)致的存儲(chǔ)陣列翻轉(zhuǎn)對SRAM軟錯(cuò)誤的影響顯著，且該影響隨頻率的升高更加嚴(yán)重。3種襯底偏置條件下SRAM的臨界電荷變化不大，襯底偏置電壓主要通過對寄生雙極放大效應(yīng)的控制來影響SRAM的翻轉(zhuǎn)敏感性。從不同測試條件下5款SRAM的位翻轉(zhuǎn)截面來看，抗翻轉(zhuǎn)能力由弱到強(qiáng)依次為八管加固型SRAM2、冗余加固型SRAM1、DICE加固型SRAM3或SRAM4(棋盤測試圖形下，SRAM3的抗翻轉(zhuǎn)能力比SRAM4弱；全0、全1測試圖形下，SRAM3的抗翻轉(zhuǎn)能力比SRAM4強(qiáng))、雙DICE加固型SRAM5。此外，在存儲(chǔ)陣列自身抗MCU性能方面，SRAM1和SRAM2發(fā)生了極少量的2位MCU，且SRAM2的2位MCU數(shù)量比SRAM1多，DICE加固的3款SRAM未發(fā)生存儲(chǔ)陣列自身的MCU，這證明FDSOI工藝DICE結(jié)構(gòu)在離子高LET值或斜入射情況下仍具有較強(qiáng)的抗MCU能力。