PXle多通道數(shù)字化儀模塊的設(shè)計

劉明軍，徐朋朋，苗繼超，唐建立

(中電科思儀科技股份有限公司，山東青島，266555)

0 引言

PXIe多通道數(shù)字化儀模塊是一款16-bit、最高250MSa/s/通道、3U、單槽、PXIe模塊儀器。產(chǎn)品包括4個模擬采集通道，具有觸發(fā)采集、通道同步、自動校準(zhǔn)等功能，觸發(fā)方式支持背板觸發(fā)、外觸發(fā)輸入，最大輸入范圍為±25V，輸入阻抗50Ω/1MΩ，可提供DC～100MHz的實(shí)時帶寬。板載2GB DDR3大容量緩存數(shù)據(jù)，支持乒乓模式的數(shù)據(jù)交換。板卡采用PXI Express Gen2高速總線，利用DMA模式實(shí)現(xiàn)主控單元與采集單元的高速數(shù)據(jù)傳輸，開發(fā)了基于QT的軟面板及驅(qū)動程序，既保證了模塊跨平臺應(yīng)用，又能獲得友好的人機(jī)界面，除了板載10MHz高精度TCXO時鐘外，板卡還允許用戶接入外部參考輸入時鐘，用戶可實(shí)現(xiàn)從125 Sa/s到250 MSa/s靈活采樣。

1 數(shù)字化儀模塊總體硬件設(shè)計

PXIe多通道數(shù)字化儀模塊由模擬通道板與數(shù)據(jù)采集板兩個電路板整件構(gòu)成，主要包括模擬通道、時鐘與采集電路、觸發(fā)電路、數(shù)字信號處理電路（數(shù)據(jù)接收、數(shù)據(jù)存儲）、電源電路等組成。整機(jī)硬件組成框圖如圖1所示。

圖1 整機(jī)硬件原理框圖

數(shù)字化儀模塊的輸入信號經(jīng)過模擬通道調(diào)理，進(jìn)入A/D轉(zhuǎn)換器量化。量化后的數(shù)據(jù)經(jīng)過抽取處理存入采集存儲器，CPU根據(jù)觸發(fā)系統(tǒng)產(chǎn)生的觸發(fā)信號，從波形存儲器中取出波形數(shù)據(jù)，送到顯示處理模塊，在顯示處理模塊中轉(zhuǎn)換為一定像素的顯示數(shù)據(jù)幀，并以一定的刷新速度在顯示設(shè)備上實(shí)現(xiàn)更新顯示，波形存儲器中的數(shù)據(jù)還可供CPU做波形參數(shù)測量、信號分析和處理時使用。

1.1 模擬通道設(shè)計

通道部分主要由四個垂直通道以及通道控制電路組成。四個垂直通道電路是完全一樣的在一個電路板上，即模擬通道板，每個通道設(shè)計有屏蔽盒，模擬通道板是可拆卸、可更換的整件，能夠獨(dú)立生產(chǎn)和調(diào)試。垂直通道電路整件由繼電器開關(guān)矩陣、固定衰減器、阻抗變換器、預(yù)放大器、程控衰減器、后放大器電路等組成。

圖2給出了模擬通道的原理框圖。

圖2 模擬通道原理框圖

固定增益衰減器主要將大功率的信號進(jìn)行衰減，從而滿足通道垂直靈敏度的要求。阻抗變換器的主要作用是將1M歐姆的輸入阻抗配成50歐姆，減小后端寬帶放大器的直流偏置，減小后端寬帶放大器的電壓噪聲。

前置的預(yù)放大器（增益為10dB或30dB）、程控衰減器（0-20dB）、后放大器(8.86dB)，主要對不同幅度的信號進(jìn)行衰減或放大，從而滿足通道垂直靈敏度1mV/div～5V/div的要求。

1.2 采集電路設(shè)計

數(shù)據(jù)采集板主要由時鐘與采集電路、數(shù)字信號處理電路、PXIe接口電路、觸發(fā)電路及DC/DC變換電路等組成。

時鐘與采集電路主要由高穩(wěn)定的時鐘發(fā)生器和快速的ADC組成。時鐘發(fā)生器由頻率合成器、參考時鐘振蕩器等組成，產(chǎn)生的250MHz時鐘信號一分為四送給后端的4路ADC作為轉(zhuǎn)換器輸入時鐘。對于100MHz帶寬的數(shù)字化儀，要實(shí)現(xiàn)4個通道的數(shù)據(jù)采集，使用4片250MSa/s采樣率的ADC來實(shí)現(xiàn)四通道250MSa/s的采樣率。

觸發(fā)電路包括模擬觸發(fā)、數(shù)字觸發(fā)、背板觸發(fā)電路三個部分。通道觸發(fā)和外部觸發(fā)采用傳統(tǒng)的模擬觸發(fā)來實(shí)現(xiàn)；而邊沿、脈寬、邏輯、脈沖等觸發(fā)采用新型的數(shù)字觸發(fā)來實(shí)現(xiàn)，數(shù)字觸發(fā)全部在FPGA內(nèi)部實(shí)現(xiàn)，數(shù)字觸發(fā)技術(shù)可以減小觸發(fā)抖動，提高觸發(fā)靈敏度；背板觸發(fā)是通過背板過來的8個觸發(fā)信號實(shí)現(xiàn)四個通道數(shù)字化儀的并行數(shù)據(jù)采集，這8個觸發(fā)信號是雙向的，也可以將本模塊產(chǎn)生的觸發(fā)信號通過背板送往其他通道，以實(shí)現(xiàn)多個模塊的數(shù)據(jù)采集等同步工作，背板觸發(fā)也在FPGA內(nèi)部實(shí)現(xiàn)。

數(shù)字信號處理電路包括高速數(shù)據(jù)的接收、存儲、數(shù)字波形顯示處理等功能單元，該部分的處理速度直接決定了整機(jī)的波形捕獲率。對于100MHz帶寬，數(shù)字信號的處理需要1片高性能的FPGA來實(shí)現(xiàn)。FPGA完成數(shù)據(jù)的采集、存儲、波形的生成、圖像的合成、數(shù)字波形顯示、數(shù)字觸發(fā)、背板觸發(fā)與解碼以及PXIe數(shù)據(jù)通信。

1.2.1 時鐘電路設(shè)計

系統(tǒng)的采樣時鐘的設(shè)計要求具有高頻率、高精度、高集成度等特點(diǎn)，基于成本和工程進(jìn)度以及小型化的考慮，我們采用單一鎖相環(huán)的頻率合成器件AD9517-4來實(shí)現(xiàn)設(shè)計要求，以輸出高頻率，高頻譜純度，低雜散的時鐘信號。AD9517-4是一款低功耗、高集成度、內(nèi)置PLL和VCO的頻率合成器，輸出頻率范圍765MHz～2950MHz，能夠同時產(chǎn)生4路LVPECL差分時鐘、4路LVDS差分時鐘或8路CMOS單端時鐘共12路時鐘，其中4路250MHz、LVPECL差分時鐘用于4片AD、1路50MHz、LVDS差分時鐘用于DDR參考時鐘輸入FPGA專用管腳、1路250MHz、LVDS差分時鐘用于DDR系統(tǒng)時鐘作為冗余設(shè)計輸入到FPGA專用管腳、另外1路50MHz、LVDS差分時鐘用于整個模塊的系統(tǒng)時鐘輸入到FPGA全局時鐘管腳。

1.2.2 采集與存儲電路設(shè)計

高速的數(shù)據(jù)采集單元主要由A/D轉(zhuǎn)換器和數(shù)據(jù)處理單元等組成，如圖3所示。采集電路的核心在于ADC的選型及設(shè)計。本方案采用ADI公司的高分辨率模數(shù)轉(zhuǎn)換器，它能夠?qū)崿F(xiàn)250MSa/s的采樣率，垂直分辨率為16位，采用1.8V、3.3V供電，2Vpp～2.5Vpp的模擬信號輸入及250Mbps數(shù)據(jù)速率的LVDS輸出，主要應(yīng)用于多載波發(fā)射機(jī)、高分辨率數(shù)據(jù)采集、多模無線通信接收機(jī)、寬帶無線接入、雷達(dá)、紅外成像等領(lǐng)域。

圖3 采集電路設(shè)計方案

數(shù)據(jù)處理單元在FPGA中實(shí)現(xiàn)，F(xiàn)PGA選用XC7K325T系列。大容量數(shù)據(jù)存儲選用4片DDR3的MT41K256M16內(nèi)存顆粒實(shí)現(xiàn)，內(nèi)存顆粒的速率支持到1866Mb/s，4片內(nèi)存數(shù)據(jù)寬度64位，等效116G的數(shù)據(jù)流，內(nèi)存顆?？刂破靼凑?0%效率計算，可實(shí)現(xiàn)58G的數(shù)據(jù)流。250MSa/s采樣率、16位垂直分辨率的4片ADC等效速率16G，完全能夠滿足設(shè)計要求，為了匹配通道數(shù)據(jù)采集與存儲之間的速率關(guān)系，我們將在DDR控制器設(shè)計過程中做相應(yīng)的降速處理。

1.2.3 FPGA模塊設(shè)計

FPGA內(nèi)部主要實(shí)現(xiàn)采集數(shù)據(jù)的接收、處理及波形存儲控制、數(shù)字觸發(fā)，與PXIe的通信接口、圖像合成、PXIe總線收發(fā)等，數(shù)據(jù)采集板采用1片F(xiàn)PGA，內(nèi)部實(shí)現(xiàn)如圖4所示。板卡采用PXI Express Gen2高速總線，利用DMA模式實(shí)現(xiàn)主控單元與采集單元及主控單元與上位機(jī)之間的高速數(shù)據(jù)通信，采用×8模式與上位機(jī)之間的數(shù)據(jù)傳輸速率達(dá)到4GB/s。

圖4 FPGA 設(shè)計方案

1.2.4 模擬觸發(fā)設(shè)計

PXIe多通道數(shù)字化儀模塊觸發(fā)源包含四部分，分別為前面板輸入觸發(fā)信號、通道間的觸發(fā)信號、軟件觸發(fā)信號及來自PXIe背板的觸發(fā)信號。其中四個通道均可設(shè)置為觸發(fā)源信號供其他通道同步采集數(shù)據(jù)使用，具體來說，通道信號經(jīng)過4:1視頻復(fù)用器輸出1路信號，送入運(yùn)放，進(jìn)行信號放大，再送入比較器進(jìn)行整形，然后單端信號轉(zhuǎn)換成差分信號，最后將信號送入FPGA進(jìn)行處理。

2 數(shù)字化儀模塊軟件設(shè)計

數(shù)字化儀軟件基于QT進(jìn)行軟面板及驅(qū)動程序的設(shè)計開發(fā)，既保證了模塊跨平臺應(yīng)用，又能獲得友好的人機(jī)界面，控制硬件電路實(shí)現(xiàn)模擬信號的采集、顯示、分析功能。首先它支持信號的實(shí)時采集和顯示；可以將時域信號轉(zhuǎn)換為頻域信號，并能進(jìn)行特性分析；能夠?qū)π盘栠M(jìn)行校準(zhǔn)、處理以及保存。

QT是一個跨平臺的C++圖形用戶界面應(yīng)用程序框架，它是一個面向?qū)ο蟮某绦蚩蚣埽子跀U(kuò)展。QT的良好封裝機(jī)制使其模塊化程度非常高，可重用性較好，對于用戶來說使用起來非常方便。QT的API 和開發(fā)工具對所有平臺都是一致的，從而可以進(jìn)行獨(dú)立于平臺的程序開發(fā)和配置。它使得跨平臺軟件編程直觀、簡易和方便。開發(fā)環(huán)境選用QT Creator 4.10.0，該開發(fā)環(huán)境完全支持Linux（32位及64位）、Mac OS X以及Windows系統(tǒng)，可以非常好的實(shí)現(xiàn)跨平臺應(yīng)用，具有完整的圖形用戶界面設(shè)計功能。

數(shù)字化儀軟件采用兩級設(shè)計，底層為驅(qū)動層，上層為界面層，如圖5所示。

圖5 軟件結(jié)構(gòu)圖

（1）驅(qū)動層指數(shù)字化儀板卡驅(qū)動，用來實(shí)現(xiàn)上位機(jī)對板卡的控制，以及進(jìn)行

數(shù)據(jù)交流?？刂乞?qū)動選用C++ Library模板，采用動態(tài)庫形式設(shè)計，內(nèi)部采用函數(shù)格式設(shè)計，支持C、C++和C#語言，兼容32位、64位系統(tǒng)，支持Windows和Linux系統(tǒng)。

（2）界面層包括上位機(jī)軟件，主要實(shí)現(xiàn)人機(jī)交互，輔助用戶進(jìn)行模擬信號的采集、顯示、分析。上位機(jī)軟件通過控制驅(qū)動對數(shù)字化儀板卡進(jìn)行控制，使用GCC編譯器對驅(qū)動進(jìn)行加載。

數(shù)字化儀軟件主界面如圖6所示。

圖6 數(shù)字化儀軟件主界面