一種ADC電源方案設(shè)計(jì)與電源完整性分析

倪曉東，趙家安，肖永平，馬世娟

（中科芯集成電路有限公司，江蘇無(wú)錫 214072）

1 引言

隨著半導(dǎo)體技術(shù)的迅猛發(fā)展，高集成度的現(xiàn)場(chǎng)可編程門陣列（Field-Programmable Gate Array，F(xiàn)PGA）、數(shù)字信號(hào)處理器（Digital Signal Processing，DSP）、ADC以及電源控制等芯片的功能越來(lái)越強(qiáng)大、體積越來(lái)越小[1-2]。除了無(wú)源模塊外，其他所有模塊均離不開電源供電以及電源轉(zhuǎn)化。同時(shí)，隨著集成電路產(chǎn)業(yè)的迅速發(fā)展，如何通過(guò)高效電源管理來(lái)延長(zhǎng)使用壽命的問題隨之而來(lái)，這就對(duì)電源芯片提出了更高的要求。

電源芯片根據(jù)應(yīng)用和結(jié)構(gòu)可分為AC/DC轉(zhuǎn)換器、線性穩(wěn)壓器、DC/DC轉(zhuǎn)換器等。直流電源中常用的兩種結(jié)構(gòu)為線性穩(wěn)壓器和DC/DC轉(zhuǎn)換器。DC/DC轉(zhuǎn)換器可實(shí)現(xiàn)降壓、升壓、反相功能，該類轉(zhuǎn)換器具有效率高、輸入電流大、靜態(tài)電流小等優(yōu)點(diǎn)，但噪聲大、成本較高。低壓差線性穩(wěn)壓器（Low Dropout Linear Regulator，LDO）主要包括帶隙基準(zhǔn)電壓源、調(diào)整管、誤差放大器、反饋電阻網(wǎng)絡(luò)等，其自身結(jié)構(gòu)中的調(diào)整管決定了該電源芯片具有損耗小、壓降小的特點(diǎn)。LDO因功耗低、噪聲小、電壓紋波小、成本低、小型化、高性能等優(yōu)點(diǎn)被廣泛應(yīng)用于功能模塊的電源方案[3-8]。

為縮短模塊設(shè)計(jì)周期，降低模塊設(shè)計(jì)成本，減少可能出現(xiàn)的問題，信號(hào)完整性和電源完整性仿真已廣泛應(yīng)用到各項(xiàng)目中[9-11]。通過(guò)電源完整性分析與仿真，可以提前識(shí)別電源相關(guān)問題。在回板測(cè)試前，將優(yōu)化手段加入方案原理圖中，可更有效地改進(jìn)電源，保證電源通路的穩(wěn)定性和可靠性。

本文提供了一種2.5 V電源供電方案，并仿真了LDO芯片輸出的2.5 V電壓到達(dá)ADC芯片時(shí)的電壓變化情況。

2 電源方案設(shè)計(jì)

本設(shè)計(jì)中共有20片ADC芯片，需1.25 V、1.8 V、2.5 V、3.3 V電源為其供電，以2.5 V為例說(shuō)明電源供電方案實(shí)現(xiàn)方法。為20片ADC芯片供電的2.5 V LDO選用中科芯集成電路有限公司的JS74401電源芯片。

方案一：若每片ADC接收一個(gè)LDO供電，本設(shè)計(jì)中共有20片ADC芯片，則需要20片LDO。該方案為最常規(guī)的電源方案，電源穩(wěn)定性和可靠性將得到保證。但是，該方案使用的LDO較多，無(wú)疑將增大模塊面積，也將加大模塊開發(fā)成本。

方案二：JS74401電源芯片LDO的輸出電壓范圍為Vref～3.6 V，其中Vref為芯片內(nèi)部參考電壓，其值為0.796～0.804 V。該LDO輸出電流最大值為3 A，根據(jù)ADC芯片輸入2.5 V管腳的最大電流為0.780 A，可計(jì)算出一片LDO可給3片ADC芯片供電。20片ADC芯片包括16片工作頻率為F1和4片工作頻率為F2的ADC芯片。為減小不同工作頻段ADC芯片因輸入同一路電源造成信號(hào)干擾的可能，將工作頻率為F1和F2的ADC芯片分開供電，則分別需要6片工作頻率為F1和2片工作頻率為F2的LDO芯片為ADC芯片供電，其供電方案原理如圖1所示。

圖1 本文采用的供電方案

兩個(gè)方案使用相同的LDO芯片，每個(gè)LDO外圍電路相同，版圖設(shè)計(jì)時(shí)采用正、反兩面布局，布局面積為80 mm2。供電方案一中使用20片LDO芯片，布局總面積為1600 mm2。供電方案二中使用8片LDO芯片，總布局面積為640 mm2。供電方案二版圖設(shè)計(jì)時(shí)電源芯片減少12片，布局面積減小960 mm2，縮小了60%。第二種方案與第一種方案相比具有明顯優(yōu)勢(shì)，可充分利用電源芯片的供電能力，在考慮減小不同工作頻率ADC芯片可能因輸入同一路電源造成信號(hào)干擾的前提下，減少了LDO的數(shù)量，降低了模塊開發(fā)成本。

本文以一片2.5 V LDO為例進(jìn)行詳細(xì)分析，其電源方案如圖2所示。2.5 V電源經(jīng)U201輸出，經(jīng)磁珠L(zhǎng)321后分成3路，經(jīng)過(guò)磁珠L(zhǎng)46、L45、L59后分別到達(dá)ADC U32、ADC U31、ADC U37。

圖2 2.5 V電源方案

該模塊進(jìn)行布局設(shè)計(jì)后，一路2.5 V LDO電源布局布線設(shè)計(jì)如圖3所示。因U31、U32芯片輸出信號(hào)接口位于版圖左下方，U37芯片輸出信號(hào)接口位于版圖右上角，故U201、U31、U32布局位置在版圖左下角，U37位于版圖右上角。

圖3 2.5 V電源布局

3 仿真與優(yōu)化

3.1 仿真

電阻性壓降對(duì)于微小尺寸（微米級(jí)別及以下）的電源網(wǎng)絡(luò)已不容忽略，故芯片內(nèi)的靜態(tài)IR壓降已被廣泛研究，但板級(jí)的靜態(tài)IR壓降并沒有得到廣泛關(guān)注。

對(duì)于功能模塊中的電源尤其是模擬電源，在方案已定的情況下，后期設(shè)計(jì)主要關(guān)注電源完整性的阻抗、靜態(tài)IR壓降以及動(dòng)態(tài)IR壓降是否達(dá)到芯片要求。本文重點(diǎn)介紹通過(guò)靜態(tài)IR壓降的仿真與優(yōu)化判斷電源是否符合ADC芯片要求。

根據(jù)設(shè)計(jì)規(guī)范及經(jīng)驗(yàn)對(duì)該模塊的版圖進(jìn)行檢查，發(fā)現(xiàn)該路LDO輸出的3路2.5 V電源中的一路電源經(jīng)過(guò)很長(zhǎng)一段路徑到達(dá)ADC芯片。該路2.5 V電源壓降將比其他兩路電源壓降大，存在超出ADC芯片電源要求的風(fēng)險(xiǎn)。

一路2.5 V LDO電源版圖設(shè)計(jì)如圖4所示，U201為L(zhǎng)DO芯片，U31、U32、U37為ADC芯片。U201輸出電壓Vout為2.5 V，輸出總電流為2.025 A，經(jīng)過(guò)磁珠L(zhǎng)321分成3路，分別給U31、U32、U37供電，每路電流典型值為0.675 A。對(duì)2.5 V電源U31、U32、U37 3個(gè)芯片的輸入電壓要求為2.44～2.56 V。

圖4 2.5 V電源版圖設(shè)計(jì)

本模塊采用Power DC軟件進(jìn)行靜態(tài)IR壓降仿真，選用磁珠的直流電阻（Direct Current Resistance，DCR）最大值為0.025Ω，仿真采用磁珠DCR值為0.025Ω，經(jīng)過(guò)每個(gè)器件的電流為I，ΔV為對(duì)應(yīng)部分的電壓差。仿真結(jié)果如圖5所示，由仿真結(jié)果可以看出，U31、U32、U37 3個(gè)芯片接收到的電源電壓分別為2.42 V、2.42 V、2.34 V。對(duì)比器件資料可知，該LDO輸出的2.5 V電源均不滿足ADC芯片的輸入電源電壓要求。

圖5 靜態(tài)IR壓降仿真結(jié)果

3.2 優(yōu)化

若ADC芯片輸入電壓大于芯片要求的最大電壓，芯片發(fā)熱量增大、性能指標(biāo)受到影響。如果芯片輸入電壓超過(guò)最大輸入電壓而長(zhǎng)時(shí)間工作，芯片壽命將降低，甚至造成燒片。相反，若ADC芯片輸入電壓小于芯片要求的最小電壓，芯片將存在不能正常工作的風(fēng)險(xiǎn)，影響程序?qū)懭?。結(jié)合公式U=IR分析解決該問題的方案，該2.5 V電源優(yōu)化有3種方法。

在第1種優(yōu)化方案中，U31、U32、U37 3路在接收端的最大電源電壓之差為0.07521 V，可考慮采用提高LDO輸出電源電壓的方法解決該問題，即將LDO芯片輸出的電源電壓由2.5 V提高為2.61 V。仿真結(jié)果如圖6所示，由仿真結(jié)果可以看出，U31、U32、U37 3個(gè)芯片接收到的電源電壓分別為2.53 V、2.52 V、2.45 V，均滿足ADC芯片的輸入電源電壓要求。

圖6 第1種優(yōu)化方案仿真結(jié)果

在第2種優(yōu)化方案中，根據(jù)靜態(tài)IR壓降計(jì)算公式U=IR，將磁珠L(zhǎng)321與L59之間的電源平面加寬至少1倍，它們之間的電源壓降至少減少40.8 mV。U37與U32在輸入端的電壓之差為0.04 V。綜上分析，電源平面優(yōu)化后，可考慮采用提高LDO輸出電源電壓的方法解決該問題，即將LDO芯片輸出電源電壓由2.5 V提高為2.59 V。仿真后的結(jié)果如圖7所示，由仿真結(jié)果可以看出，U31、U32、U37 3個(gè)芯片接收到的電源電壓分別為2.50 V、2.50 V、2.48 V，均滿足ADC芯片的輸入電源電壓要求；3個(gè)芯片接收到的電源電壓差值為0.2 V，調(diào)試時(shí)可采用統(tǒng)一提高電源電壓的方法來(lái)達(dá)到ADC芯片的輸入電源電壓要求。

圖7 第2種優(yōu)化方案仿真結(jié)果

第3種優(yōu)化方案與以上2種方法不同，第3種方法考慮將磁珠L(zhǎng)321去掉，則U31、U32、U37 3個(gè)芯片接收到的電源電壓分別為2.47 V、2.47 V、2.39 V，U31、U32 2個(gè)芯片的輸入電壓可滿足芯片輸入電壓要求，但U37芯片未能滿足芯片輸入電壓要求?？煽紤]將磁珠L(zhǎng)321與L59之間的電源平面加寬至少一倍，它們之間的靜態(tài)IR壓降至少減少40.8 mV，從而計(jì)算出U37的輸入電壓為2.43 V，此時(shí)可將LDO芯片輸出2.5 V電壓提高為2.52 V。仿真結(jié)果如圖8所示，由以上仿真結(jié)果可以看出，U31、U32、U37 3個(gè)芯片接收到的電壓分別為2.55 V、2.55 V、2.53 V，均滿足ADC芯片的輸入電壓要求。

圖8 第3種優(yōu)化方案仿真結(jié)果

4 測(cè)試結(jié)果

本設(shè)計(jì)采用第2種優(yōu)化方案后，回板測(cè)試U201輸出電壓為2.44 V，在U32、U31、U37 3個(gè)芯片輸入端測(cè)得的電壓分別為2.43 V、2.44 V、2.41 V。

經(jīng)進(jìn)一步測(cè)試，在磁珠L(zhǎng)321前、后的電壓均為2.44 V，即L321上產(chǎn)生的壓降為0 V。在磁珠L(zhǎng)46前、后的電壓均為2.44 V、2.43 V，即L321上產(chǎn)生的壓降為0.01 V。在磁珠L(zhǎng)45、L59前、后測(cè)得的電壓分別為2.43 V、2.42 V。實(shí)際測(cè)試中發(fā)現(xiàn)磁珠實(shí)際的DCR遠(yuǎn)小于其最大值25 mΩ，可忽略不計(jì)，所以該電源鏈路上產(chǎn)生的壓降值比仿真結(jié)果值小。3個(gè)芯片接收到的電源電壓差值為0.3 V，與仿真結(jié)果一致。實(shí)際應(yīng)用該2.5 V電源時(shí)，可將U201輸出電壓調(diào)整為2.52 V，在U32、U31、U37 3個(gè)芯片輸入端的電壓分別可達(dá)到2.51 V、2.52 V、2.49 V。

5 結(jié)論

本文提供了一種高效的20片ADC芯片供電方案，同時(shí)通過(guò)仿真手段提前識(shí)別出其中一路LDO芯片輸出的2.5 V電壓在到達(dá)ADC芯片時(shí)未能達(dá)到ADC芯片輸入的最小電壓要求。結(jié)合靜態(tài)壓降公式，提供了3種優(yōu)化方法，均可達(dá)到ADC芯片輸入的最小電壓要求。采用第2種優(yōu)化方法，回板實(shí)測(cè)結(jié)果顯示3個(gè)芯片接收到的電源電壓差值為0.3 V，與仿真結(jié)果一致。綜上可見，仿真可保證方案的完整性、可行性，大大提高模塊調(diào)試、測(cè)試效率。