集成電路先進(jìn)制造技術(shù)進(jìn)展與趨勢(shì)

張睿，虞小鵬，程然，沈強(qiáng)，耿紅艷，高大為，吳漢明

1.浙江大學(xué)，微納電子學(xué)院，先進(jìn)集成電路制造技術(shù)研究所，浙江 杭州 311200

2.浙江大學(xué)，杭州國(guó)際科創(chuàng)中心，浙江 杭州 311200

3.芯創(chuàng)智（北京）微電子有限公司，北京 100871

引 言

集成電路是電子產(chǎn)業(yè)和信息社會(huì)的支柱和硬件基礎(chǔ)。金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）是構(gòu)成當(dāng)前集成電路的最基本器件結(jié)構(gòu)，當(dāng)前的絕大多數(shù)集成電路都以互補(bǔ)式金屬-氧化物-半導(dǎo)體（Complementary Metal-Oxide-Semiconductor, CMOS）器件作為基礎(chǔ)單元。MOSFET 器件進(jìn)入量產(chǎn)以來(lái)，尺寸微縮一直是集成電路性能提升的最重要手段[1-3]。

通過(guò)表1 可以看出，當(dāng)MOSFET 器件的尺寸按照等電場(chǎng)微縮（即器件溝道內(nèi)的電場(chǎng)維持恒定值）的方式縮小至1/k 時(shí)，集成電路的面積縮小1/k2、單次運(yùn)算的功耗降低至1/k2、運(yùn)算速度提高k 倍。從這一科學(xué)原理衍生出的產(chǎn)業(yè)規(guī)律首先被Gorden Moore發(fā)現(xiàn)并被命名為“摩爾定律”，成功預(yù)測(cè)并指導(dǎo)了集成電路產(chǎn)業(yè)出現(xiàn)以來(lái)超過(guò)半個(gè)世紀(jì)的發(fā)展路徑。以典型的集成電路產(chǎn)品中央處理器（CPU）為例，1974年英特爾公司發(fā)布4004 處理器采用10 μm 制程，而目前英特爾公司最先進(jìn)的Ice Lake 系列CPU 采用10 nm 制程（溝道長(zhǎng)度Lg=18 nm），每平方毫米面積上集成了超過(guò)1 億個(gè)MOSFET 器件[4]。

表1 等電場(chǎng)微縮對(duì)MOSFET 器件性能的影響Table 1 The impact of scaling (fixed electrical field) to the electrical performance of MOSFET

隨著MOSFET 器件尺寸的急劇縮小，器件結(jié)構(gòu)的典型尺寸不斷逼近并超越光刻等微細(xì)加工技術(shù)的極限，因此人們不斷開(kāi)發(fā)新技術(shù)推動(dòng)“摩爾定律”的延伸。盡管近年來(lái)在前沿探索方面人們進(jìn)行了基于新材料（如碳基CPU）、新原理（如量子計(jì)算）的集成電路器件和電路原型展示[5-10]，但是需要指出的是，以傳統(tǒng)Si 基MOSFET 為基礎(chǔ)的CMOS 電路仍將占據(jù)集成電路產(chǎn)業(yè)的主體地位，是集成電路向更高運(yùn)算速度、更低運(yùn)行功耗和更豐富功能集成等方向發(fā)展的優(yōu)選方案和主流趨勢(shì)。

經(jīng)過(guò)半個(gè)多世紀(jì)的進(jìn)步，今天的“摩爾定律”內(nèi)涵已遠(yuǎn)遠(yuǎn)超過(guò)“MOSFET 器件尺寸微縮”，新技術(shù)的引入不斷提高先進(jìn)集成電路制造的技術(shù)門(mén)檻，并且導(dǎo)致集成電路的性能受到越來(lái)越多因素的影響。除了傳統(tǒng)微縮過(guò)程中獲得高性能MOSFET 器件的基本目標(biāo)，提升電路中器件集成密度、抑制互聯(lián)寄生效應(yīng)等多方面需求在集成電路制造中占據(jù)越來(lái)越重要的地位，并因此催生出一系列提升集成電路性能的新方法，獲得越來(lái)越多的關(guān)注。本文將針對(duì)近年來(lái)集成電路性能提升過(guò)程中的新制造技術(shù)進(jìn)行回顧和展望。

1 MOSFET 器件性能提升

1.1 MOSFET 微縮規(guī)則

縮短溝道長(zhǎng)度是提升MOSFET 器件性能最有效的方法，從集成電路發(fā)明以來(lái)尺寸微縮一直是集成電路制造技術(shù)發(fā)展的主要趨勢(shì)。但是，單純地縮短溝道長(zhǎng)度將導(dǎo)致MOSFET 器件中短溝道效應(yīng)增強(qiáng)，因此MOSFET 器件尺寸微縮的過(guò)程實(shí)質(zhì)上是抑制短溝道效應(yīng)的過(guò)程。當(dāng)MOSFET 器件的溝道長(zhǎng)度進(jìn)入亞微米范圍后，溝道中的電位受到柵極電壓和漏極電壓的共同作用，導(dǎo)致器件中出現(xiàn)短溝道效應(yīng)。溝道中的電位V(y)可以用公式（1）表示[11]：

其中，Vbi為源極和溝道間的內(nèi)建電勢(shì)，Vds為漏極電壓，VsL為源極和溝道間的電位差，y 為沿溝道長(zhǎng)度方向的位置，Lg為溝道長(zhǎng)度，λ 為自然微縮長(zhǎng)度（Natural Scaling Length）。從公式（1）可以看出，當(dāng)兩個(gè)MOSFET 器件的溝道長(zhǎng)度Lg與自然微縮長(zhǎng)度λ的比值相等時(shí)，器件中電勢(shì)沿溝道長(zhǎng)度方向的函數(shù)曲線相同，即表現(xiàn)出相同的短溝道效應(yīng)現(xiàn)象。自然微縮長(zhǎng)度λ 可表示為公式（2）：

其中，εs和εox為半導(dǎo)體和柵絕緣層的相對(duì)介電常數(shù)，Xdepl為溝道區(qū)域耗盡區(qū)寬度（當(dāng)器件的溝道物理厚度TSi小于耗盡區(qū)寬度時(shí)，Xdepl即為溝道物理厚度），tox為柵氧化層物理厚度，η 為柵極的數(shù)量。因此，在不增強(qiáng)短溝道效應(yīng)的前提下縮短器件的溝道長(zhǎng)度，需要在器件中獲得盡可能小的自然微縮長(zhǎng)度λ。通過(guò)增大柵絕緣層的相對(duì)介電常數(shù)εox，減小柵絕緣層厚度tox，減小溝道物理厚度TSi和增大柵極數(shù)量η 等手段能夠?qū)崿F(xiàn)這一目標(biāo)。這些技術(shù)方向催生出了High-k/Metal Gate（增大εox、減小tox）、FinFET（減小TSi、增大η）、全耗盡SOI（減小TSi）和納米片/納米線MOSFET（減小TSi、增大η）等方案，以下將分別介紹這幾種技術(shù)。

1.2 High-k/Metal Gate 技術(shù)

傳統(tǒng)的MOSFET 器件采用SiO2作為柵絕緣層材料，采用減薄SiO2厚度的方法實(shí)現(xiàn)更大的柵極電容密度，獲得更大的漏極電流Id并增強(qiáng)柵極對(duì)溝道的靜電控制能力。但是，隨著SiO2柵絕緣層厚度的不斷減薄，器件柵極逐漸產(chǎn)生以隧穿電流為主的漏電，導(dǎo)致器件功耗上升[12]。因此，提出了采用高介電常數(shù)介質(zhì)（high-k）替代傳統(tǒng)SiO2作為柵絕緣層的方法，在不增大柵極漏電的基礎(chǔ)上獲得更大的柵極電容密度[13-15]（圖1）。另一方面，隨著器件柵絕緣層厚度的不斷減小，柵絕緣層中的電場(chǎng)強(qiáng)度不斷增大，導(dǎo)致部分柵極電壓以柵極耗盡的形式消耗在多晶硅柵極中，導(dǎo)致器件的柵極電容密度減小。為了解決這一問(wèn)題，采用金屬柵有效地避免了柵極耗盡。

圖1 High-k/Metal Gate 柵極堆垛結(jié)構(gòu)示意圖Fig.1 The structure of high-k/metal gate gate stacks, compared with conventional poly-Si/SiO2 gate stack

通常采用等效氧化層厚度（Equivalent Oxide Thickness，EOT）評(píng)價(jià)柵極堆垛的厚度（公式（3）），EOT 值反映了柵極堆垛在器件中提供電容的能力。

其中k 為柵絕緣層的相對(duì)介電常數(shù)。減小EOT 需要采用具有更大介電常數(shù)的柵絕緣層材料，首先替代SiO2的是SiON，通過(guò)將SiO2柵絕緣層表面氮化的方式實(shí)現(xiàn)。但是SiON 的相對(duì)介電常數(shù)僅為6 左右，無(wú)法滿足集成電路技術(shù)對(duì)MOSFET 器件越來(lái)越高的要求。英特爾公司首先在45 nm 節(jié)點(diǎn)采用HfO2柵絕緣層（相對(duì)介電常數(shù)約為20）和TaN 金屬柵材料實(shí)現(xiàn)了High-k/Metal Gate 技術(shù)的量產(chǎn)，柵極堆垛的EOT 值僅為1.2 nm[16]。與65 nm 節(jié)點(diǎn)相比，在相同Ioff情況下，pMOSFET 和nMOSFET 分別實(shí)現(xiàn)了約50%和13%的Ion提升。高介電常數(shù)介質(zhì)和金屬柵的材料不斷優(yōu)化， High-k/Metal Gate 已作為現(xiàn)代集成電路器件的典型結(jié)構(gòu)在45 nm 節(jié)點(diǎn)之后的每一代制造技術(shù)中采用。但是需要注意的是，采用過(guò)大的柵絕緣層介電常數(shù)將導(dǎo)致器件漏極與溝道間電容增大，使得溝道電位受到漏極電壓影響，器件中的短溝道效應(yīng)增強(qiáng)。因此，盡管已開(kāi)發(fā)出了相對(duì)介電常數(shù)超過(guò)70 的HfO2基higher-k 介質(zhì)[17-19]，目前廣泛采用的仍為HfSiON 柵絕緣層（相對(duì)介電常數(shù)約為28）。

1.3 FinFET 和SOI 技術(shù)

減小溝道的物理厚度（TSi）也是抑制短溝道效應(yīng)、實(shí)現(xiàn)MOSFET 器件進(jìn)一步微縮化的有效手段。由于Si 溝道的介電常數(shù)有限，柵極電壓難以對(duì)溝道內(nèi)部實(shí)現(xiàn)有效的靜電控制，因此溝道內(nèi)部的漏電導(dǎo)致了MOSFET 器件閾值電壓減小、Ioff增大等一系列問(wèn)題。減小TSi能夠從器件中消除無(wú)法被柵極電壓調(diào)控的溝道區(qū)域，在更短溝道的器件中也能夠?qū)崿F(xiàn)有效的柵極靜電控制。這種通過(guò)減小溝道物理厚度實(shí)現(xiàn)更短溝道MOSFET 器件的方法被稱為薄體（Thin Body）器件技術(shù)，典型代表為SOI MOSFET和FinFET 器件。有研究表明當(dāng)SOI MOSFET 器件的溝道長(zhǎng)度為18 nm 時(shí)，將溝道厚度由7 nm 減薄至3 nm，可以將Ioff降低3-4 個(gè)數(shù)量級(jí)[20]。IBM 公司利用超薄溝道SOI 器件結(jié)構(gòu)開(kāi)發(fā)了32、22 nm 等數(shù)代技術(shù)節(jié)點(diǎn)（圖2），與采用體硅器件結(jié)構(gòu)的技術(shù)節(jié)點(diǎn)對(duì)比，即使SOI 器件的溝道長(zhǎng)度比體硅器件縮短，SOI器件中仍然實(shí)現(xiàn)了弱得多的短溝道效應(yīng)。例如，當(dāng)SOI 器件溝道長(zhǎng)度為22 nm 時(shí)，器件中的DIBL（Drain Induced Barrier Lowering，漏致勢(shì)壘降低效應(yīng)：漏極電壓導(dǎo)致溝道與漏極間勢(shì)壘高度降低，使得器件在較大漏極電壓下的閾值電壓減?。?5 mV/V，遠(yuǎn)小于體硅工藝溝道長(zhǎng)度30 nm 時(shí)的值（120 mV/V）[21-22]。

圖2 IBM 公司研發(fā)的32 nm 技術(shù)節(jié)點(diǎn)SOI MOSFET 器件Fig.2 The device structure of a MOSFET in the IBM 22 nm SOI technology node

抑制MOSFET 器件中的短溝道效應(yīng)，還可以通過(guò)增加?xùn)艠O數(shù)量（η）的方法實(shí)現(xiàn)。常規(guī)的體硅MOSFET 器件具有一個(gè)柵極，能夠有效地改變溝道表面的電位，但是對(duì)溝道內(nèi)部的靜電控制能力不足，增加?xùn)艠O數(shù)量能夠更好地調(diào)控溝道內(nèi)部的電位。FinFET 是多柵MOSFET 器件的典型代表，通過(guò)鰭狀溝道兩側(cè)的柵極共同調(diào)控溝道電位，抑制器件中的短溝道效應(yīng)。FinFET 器件在英特爾公司22 nm 節(jié)點(diǎn)首先進(jìn)入量產(chǎn)，實(shí)現(xiàn)了比平面器件更低的功耗、更高的性能和集成度[1]（圖3）。此后，F(xiàn)inFET 技術(shù)成為先進(jìn)邏輯器件的主流方案，在英特爾、臺(tái)積電、三星等龍頭企業(yè)的7/5 nm 節(jié)點(diǎn)中仍然采用FinFET 器件結(jié)構(gòu)[23-25]。除了在抑制短溝道效應(yīng)方面展現(xiàn)出巨大優(yōu)勢(shì)，F(xiàn)inFET 器件中反型層在溝道兩側(cè)柵極的共同調(diào)控下形成，因此載流子分布于鰭狀溝道內(nèi)部，有效減弱了載流子的表面粗糙度散射現(xiàn)象，提升了載流子的遷移率，有利于在器件中獲得更高的驅(qū)動(dòng)電流Id[26]。

圖3 英特爾公司研發(fā)的22 nm 技術(shù)節(jié)點(diǎn)FinFET 器件的溝道區(qū)域橫截面圖Fig.3 The cross session TEM image of an Intel 22 nm technology node MOSFET, taken at the channel region

1.4 納米片MOSFET 技術(shù)

采用FinFET 和SOI 技術(shù)能夠有效地增強(qiáng)柵極對(duì)MOSFET 器件溝道的靜電調(diào)控作用，但是進(jìn)一步減小溝道長(zhǎng)度仍將導(dǎo)致器件中短溝道效應(yīng)增強(qiáng)。此外，為獲得更高器件性能而將FinFET 器件鰭狀溝道高度不斷增大的方式將導(dǎo)致工藝難度急劇上升[27]。因此科學(xué)家發(fā)明了將多個(gè)溝道在垂直方向堆疊的方法，在不增大器件面積的情況下獲得更大的驅(qū)動(dòng)電流Id[28-30]，即納米片（Nanosheet）MOSFET 技術(shù)，如圖4 所示。

圖4 IBM 公司研發(fā)的具有多層堆疊結(jié)構(gòu)的Nanosheet MOSFET 器件Fig.4 The cross session TEM image of nanosheet MOSFETs fabricated by IBM

利用Si 和SiGe 具有不同刻蝕速率的特點(diǎn)，首先在硅襯底上外延若干Si/SiGe 疊層結(jié)構(gòu)，再選擇性刻蝕除去SiGe，即得到了多層Si 堆疊的溝道結(jié) 構(gòu)[31]。納米片器件的優(yōu)點(diǎn)在于利用疊層結(jié)構(gòu)增加了溝道的數(shù)量，同時(shí)確保器件的投影面積沒(méi)有增加。而平面型（Planar）和鰭型（FinFET）器件在增大器件驅(qū)動(dòng)電流時(shí)需要采用更大的溝道寬度或多個(gè)鰭型溝道并聯(lián)的方式，使得器件面積增大。因此納米片MOSFET 器件近年來(lái)受到IBM、三星等諸多國(guó)際半導(dǎo)體龍頭企業(yè)的關(guān)注。

2 寄生效應(yīng)抑制

對(duì)于先進(jìn)MOSFET 器件，其電學(xué)性能除了與溝道長(zhǎng)度、柵極堆垛等關(guān)鍵結(jié)構(gòu)和材料參數(shù)有關(guān)，也受到器件結(jié)構(gòu)中寄生效應(yīng)的影響。其中，與器件電學(xué)性能最密切相關(guān)的是柵極與源漏極間的寄生電容，以及源漏結(jié)構(gòu)與金屬配線間的寄生電阻。

2.1 空氣側(cè)墻技術(shù)

隨著MOSFET 器件面積的持續(xù)縮小，源漏結(jié)構(gòu)與柵極間的距離不斷縮小，導(dǎo)致源漏與柵極間的寄生電容增大。一般采用自對(duì)準(zhǔn)源漏和柵極結(jié)構(gòu)時(shí)采用自對(duì)準(zhǔn)工藝，工藝過(guò)程中需要采用絕緣層側(cè)墻結(jié)構(gòu)將源漏與柵極隔開(kāi)，避免源漏與柵極連通。傳統(tǒng)的側(cè)墻材料為SiO2和Si3N4，相對(duì)介電常數(shù)分別為3.9 和5~6。為了充分抑制寄生電容，需要采用相對(duì)介電常數(shù)小于3.9 的側(cè)墻材料。英特爾公司在第一層側(cè)墻薄膜沉積后，利用無(wú)定形碳作為第二層側(cè)墻薄膜提供最外側(cè)第三層側(cè)墻薄膜沉積的支撐，形成類“三明治”結(jié)構(gòu)。最后選擇性除去無(wú)定形碳，在第一、三層側(cè)墻薄膜中間形成空氣橋結(jié)構(gòu)，稱為空氣側(cè)墻（圖5）[4]。由于空氣橋的相對(duì)介電常數(shù)與真空相似，遠(yuǎn)小于SiO2和Si3N4的相對(duì)介電常數(shù)，因此采用空氣側(cè)墻技術(shù)能夠有效降低源漏與柵極間的寄生電容，有益于提高M(jìn)OSFET 器件的電學(xué)特性（尤其是充放電速度）。

圖5 英特爾公司在10 nm 技術(shù)節(jié)點(diǎn)中引入的空氣側(cè)墻結(jié)構(gòu)Fig.5 The structure of air-spacer developed by Intel in the 10 nm technology node

2.2 Co 局部接觸金屬

MOSFET 器件的總電阻由溝道電阻和寄生電阻共同構(gòu)成，在先進(jìn)制造節(jié)點(diǎn)中溝道長(zhǎng)度縮短使得器件的溝道電阻急劇下降，因此器件總電阻中的很大比例由寄生電阻貢獻(xiàn)。在先進(jìn)技術(shù)節(jié)點(diǎn)中，器件寄生電阻必須不斷減小，尤其是對(duì)于FinFET 等三維溝道器件，寄生電阻減小的趨勢(shì)甚至逐步加快。金屬互聯(lián)是寄生電阻的重要來(lái)源，傳統(tǒng)的集成電路制造工藝中采用銅作為互聯(lián)金屬材料。但是銅具有很強(qiáng)的電遷移特性，隨器件工作時(shí)間加長(zhǎng)出現(xiàn)晶須生長(zhǎng)等現(xiàn)象，導(dǎo)致金屬互聯(lián)的電阻增大、可靠性下降。為避免這一現(xiàn)象，通常在互聯(lián)通孔和互聯(lián)溝道表面沉積一層擴(kuò)散控制層（如TaN 等）阻止銅互聯(lián)發(fā)生電遷移。但是擴(kuò)散控制層材料將占據(jù)一定的互聯(lián)線橫截面積，不利于抑制寄生電阻。

英特爾公司在10 nm 技術(shù)節(jié)點(diǎn)中引入Co 局部接觸金屬技術(shù)（圖6）[4]。以Co 作為M0 和M1 層材料。由于Co 具有比Cu 弱得多的電遷移特性，采用Co 作為金屬互聯(lián)材料能夠顯著提升集成電路的電學(xué)特性。與同等尺寸的Cu 接觸金屬相比，采用Co 接觸金屬后，集成電路的電遷移降低至1/5~1/10。同時(shí)，由于無(wú)需在互聯(lián)通孔和互聯(lián)溝道表面沉積較厚的擴(kuò)散控制層，通孔的電阻率降低了50%。因此在較上層的M2 至M5 層金屬互聯(lián)，也采用了先沉積Co 薄膜再填充Cu 的方式提升互聯(lián)結(jié)構(gòu)的抗電遷移特性。

圖6 英特爾公司Co 局部接觸金屬與傳統(tǒng)的Cu 金屬互聯(lián)技術(shù)對(duì)比Fig.6 The comparison of Intel’s Co local contact technique and the conventional Cu interconnection technique

3 器件集成度提升技術(shù)

3.1 先進(jìn)光刻技術(shù)

隨著人們對(duì)集成電路功能和性能的更高需求，電路中器件的規(guī)模持續(xù)增大。以CPU 為例，近年來(lái)電路中的器件數(shù)量已達(dá)幾十億量級(jí)，并且有進(jìn)一步增加的趨勢(shì)。但是在這個(gè)過(guò)程中，芯片的面積維持在大約100 mm2，并沒(méi)有顯著增大，因此器件集成度的提升是集成電路先進(jìn)制造技術(shù)最典型的特征和衡量指標(biāo)之一。以英特爾公司10 nm 技術(shù)節(jié)點(diǎn)舉例，F(xiàn)inFET 的鰭形溝道的厚度和密度在很大程度上決定了器件對(duì)漏電電流的控制能力和器件的集成度。與14 nm 技術(shù)節(jié)點(diǎn)對(duì)比，10 nm 技術(shù)節(jié)點(diǎn)的鰭型溝道厚度減薄了約20%，間距縮小了約25%，因此器件的電學(xué)性能得以顯著提升。

通過(guò)增加曝光次數(shù)等方法可以獲得更精細(xì)、密度更大的圖形，如英特爾公司10 nm 技術(shù)節(jié)點(diǎn)采用了四重曝光，但是曝光次數(shù)的增加將導(dǎo)致成本上升等一系列缺點(diǎn)，因此仍然需要持續(xù)突破光刻的極限尺寸。光刻的極限尺寸由光刻分辨率極限決定。光刻分辨率極限可以通過(guò)瑞利判據(jù)判斷（公式（4））。

其中，R 為分辨角，L 為透鏡的數(shù)值孔徑，λ 為光源的波長(zhǎng)。減小光源波長(zhǎng)或增大透鏡的數(shù)值孔徑可以獲得更高的光刻分辨率。由于設(shè)備自身尺寸的限制，透鏡的數(shù)值孔徑無(wú)法持續(xù)增大，因此隨著集成電路制造工藝從微米節(jié)點(diǎn)進(jìn)入10 nm 節(jié)點(diǎn)，光刻工藝中使用的波長(zhǎng)從365 nm 逐漸轉(zhuǎn)變?yōu)?93 nm。尤其是在近年來(lái)，出現(xiàn)了采用極紫外光作為光刻光源的EUV光刻技術(shù)。EUV 光刻采用波長(zhǎng)僅為13.5 nm 的極紫外光源，具有更高的光刻分辨率，為器件集成度的進(jìn)一步提升奠定了基礎(chǔ)。圖7 為EUV 光刻經(jīng)過(guò)單次曝光和193 nm 浸沒(méi)式光刻經(jīng)過(guò)三次曝光后的圖形對(duì)比，可以確認(rèn)采用EUV 光刻能夠在維持圖形密度的情況下獲得更高的圖形精度。

圖7 193i 浸沒(méi)式光刻三次曝光與EUV 光刻單次曝光獲得的結(jié)果對(duì)比Fig.7 The comparison of the patterns fabricated by triple exposure using 193i lithography and single exposure using EUV lithography

另一方面，由于目前光刻圖案的尺寸已進(jìn)入納米量級(jí)，光衍射效應(yīng)的增強(qiáng)導(dǎo)致光刻圖案失真，無(wú)法與掩模板上的圖案對(duì)應(yīng)，版圖設(shè)計(jì)過(guò)程中必須充分預(yù)留冗余以確保電路功能的正常實(shí)現(xiàn)。因此在制造掩模板和光源時(shí)，利用衍射效應(yīng)對(duì)光刻圖案進(jìn)行光學(xué)近鄰補(bǔ)償（Optical Proximity Correction, OPC）。圖8 為是否采用光學(xué)近鄰補(bǔ)償?shù)墓饪虉D案示意圖，可以看出光學(xué)近鄰補(bǔ)償技術(shù)能夠有效減弱衍射效應(yīng)導(dǎo)致的光刻圖案失真，確保光刻精度。

圖8 有無(wú)光學(xué)近鄰補(bǔ)償時(shí)的光刻掩模板設(shè)計(jì)與光刻效果對(duì)比Fig.8 The comparison of the mask design and the lithography results w/ and w/o including the OPC

3.2 器件結(jié)構(gòu)緊湊化

在以英特爾公司10 nm 技術(shù)節(jié)點(diǎn)為代表的先進(jìn)制造技術(shù)中，還開(kāi)發(fā)了活躍柵上觸點(diǎn)（Contact On Active Gate，COAG）和單偽柵等技術(shù)。

傳統(tǒng)上MOSFET 器件的柵極觸點(diǎn)位于溝道的一側(cè)，在器件以外占用了額外的面積。在COAG 技術(shù)中，柵極觸點(diǎn)被直接制造在活躍柵極的正上方，無(wú)需在器件一側(cè)占據(jù)額外的面積，使得MOSFET 器件的面積縮小約10%，實(shí)現(xiàn)了器件集成度的提升（圖9）。此外，在22/14 nm 技術(shù)節(jié)點(diǎn)中，需要在活躍柵極兩側(cè)分別配置多個(gè)偽柵，用于隔開(kāi)活躍柵極并在多個(gè)FinFET 并聯(lián)時(shí)更為精確地匹配電流。通過(guò)更為精確的工藝控制，近年來(lái)逐步減少了該過(guò)程所需的偽柵數(shù)量。目前在FinFET 器件活躍柵的兩側(cè)可以僅使用各1 個(gè)偽柵實(shí)現(xiàn)隔開(kāi)活躍柵極和匹配電流的功能，進(jìn)一步減小了器件面積，提高了集成度（圖10）。

圖9 英特爾公司活躍柵上觸點(diǎn)（COAG）技術(shù)示意圖Fig.9 The schematic image of the COAG technique developed by Intel

圖10 英特爾公司單偽柵技術(shù)示意圖Fig.10 The schematic image of the single-dummy gate technique developed by Intel

3.3 CMOS 布局技術(shù)

傳統(tǒng)的集成電路制造過(guò)程中，pMOSFET 和nMOSFET 分別位于不同的有源區(qū)內(nèi)，通過(guò)金屬配線連接形成CMOS。由于光刻分辨率和工藝流程的限制，pMOSFET 和nMOSFET 間需保持一定距離，限制了集成度的提高。針對(duì)這一問(wèn)題，IMEC 的研發(fā)人員提出了叉形晶體管（Forksheet MOSFET）結(jié)構(gòu)（圖11）。與傳統(tǒng)的CMOS 布局采用有源區(qū)進(jìn)行器件隔離的結(jié)構(gòu)對(duì)比，叉形晶體管采用“介電墻”隔離pMOSFET 和nMOSFET，并使用叉形柵極結(jié)構(gòu)控制器件的溝道，這種布局方式允許更緊密的器件間距、提升器件集成度，或?qū)⒐?jié)約的空間用于增加溝道寬度提高啟動(dòng)電流Id。由于叉形柵極與源/漏極具有更小的交疊區(qū)，使得寄生電容減小，也有利于器件性能的提升。與傳統(tǒng)的有源區(qū)隔離器件對(duì)比，F(xiàn)orksheet MOSFET 能夠?qū)⑵骷\(yùn)算速度提升10%（恒定功率）、或降低功耗24%（恒定運(yùn)算速度）。在集成度方面，由于節(jié)約了柵極擴(kuò)展、柵極切割及偽柵褶皺等結(jié)構(gòu)占用的空間，采用8 nm 的pMOSFET/nMOSFET 間距可使SRAM 單元面積減小30%[32]。

圖11 IMEC 研發(fā)的Forksheet MOSFET 結(jié)構(gòu)示意圖Fig.11 The schematic image of the Forksheet MOSFET developed by IMEC

構(gòu)成電路結(jié)構(gòu)時(shí)，金屬配線的數(shù)量和寬度不能持續(xù)減小，因此當(dāng)器件密度持續(xù)增大至一定程度，集成電路中器件集成度的進(jìn)一步提升將逐漸受到布線空間的限制。為了突破這一瓶頸，IMEC、英特爾等公司研發(fā)了互補(bǔ)場(chǎng)效應(yīng)晶體管（Complementary FET, CFET）結(jié)構(gòu)。CFET 結(jié)構(gòu)突破了傳統(tǒng)上將所有器件排列在同一平面上的方式，將pMOSFET 制備在nMOSFET 上方，并在兩層器件間引入額外的局部互聯(lián)層。這種將器件垂直堆疊、并將一部分金屬配線制備在單元內(nèi)部的布局方式開(kāi)發(fā)利用了垂直晶圓維度的空間，極大提升了器件的微縮潛力，為單元面積的減小提供了更大可能性。將部分金屬配線制備在單元內(nèi)部，也簡(jiǎn)化了各單元間的金屬配線設(shè)計(jì)，有望在相同金屬互聯(lián)層數(shù)下實(shí)現(xiàn)更復(fù)雜的電路設(shè)計(jì)。目前，IMEC 已在12 吋晶圓上展示了采用納米片晶體管器件的CFET 結(jié)構(gòu)，并提出CMOS 布局結(jié)構(gòu)將在2 nm 節(jié)點(diǎn)進(jìn)入Forksheet MOSFET 階段、在1 nm 節(jié)點(diǎn)進(jìn)入CFET 階段。英特爾公司在實(shí)現(xiàn)了CFET 結(jié)構(gòu)的同時(shí)，還創(chuàng)新型地引入了高遷移率溝道材料[33]。通過(guò)將Ge 溝道Nanosheet pMOSFET堆疊在Si nFinFET 上方，實(shí)現(xiàn)了異質(zhì)集成的CFET結(jié)構(gòu)，充分利用了Ge 中空穴遷移率高的特點(diǎn)提升pMOSFET 性能，展示了CFET 結(jié)構(gòu)與新材料、新結(jié)構(gòu)器件技術(shù)整合的可行性。

圖12 英特爾研發(fā)的CFET 結(jié)構(gòu)示意圖Fig.12 The schematic image of the CFET structure developed by Intel

4 結(jié)論與展望

本文回顧了近年來(lái)集成電路先進(jìn)制造技術(shù)發(fā)展過(guò)程中的新方法與新技術(shù)進(jìn)展。當(dāng)前集成電路先進(jìn)制造技術(shù)主要從MOSFET 器件電學(xué)性能提升、寄生效應(yīng)等非理想因素抑制和器件集成度提升等幾方面入手突破瓶頸，采用了一系列新材料、新工藝和新器件結(jié)構(gòu)。需要指出的是，集成電路先進(jìn)制造技術(shù)已經(jīng)成為當(dāng)前最精密、規(guī)模最大的系統(tǒng)工程，單步制造工藝或單項(xiàng)技術(shù)的創(chuàng)新已很難維持集成電路制造水平的高速持續(xù)提升。必須從材料基礎(chǔ)、參數(shù)調(diào)節(jié)、工藝整合和良率提升等諸多方面協(xié)同優(yōu)化，才能夠?qū)崿F(xiàn)滿足產(chǎn)業(yè)需求的集成電路制造成套工藝技術(shù)。不斷應(yīng)對(duì)摩爾定律延伸過(guò)程中的挑戰(zhàn)、甚至嘗試突破摩爾定律將是集成電路先進(jìn)制造技術(shù)在未來(lái)的主旋律。

利益沖突說(shuō)明

所有作者聲明不存在利益沖突關(guān)系。