組網(wǎng)式多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

于志強(qiáng)，陸桂軍，于洪澤，韓松，白洪海

（天津電氣電氣科學(xué)研究院有限公司，天津 300180）

在冶金行業(yè)，電控設(shè)備在調(diào)試、運(yùn)行過程中，需要對(duì)設(shè)備中多種過程信號(hào)進(jìn)行實(shí)時(shí)監(jiān)測(cè)，以獲取設(shè)備的運(yùn)行狀態(tài)，分析故障信息。工業(yè)設(shè)備的現(xiàn)場(chǎng)應(yīng)用環(huán)境通常十分惡劣，存在復(fù)雜的磁場(chǎng)、電場(chǎng)等干擾因素，為保證數(shù)據(jù)采集的準(zhǔn)確性，要求數(shù)據(jù)采集裝置有較強(qiáng)的抗干擾能力，此外，多路模擬量、數(shù)字量信號(hào)需要同步采集[1]。

目前，常用的數(shù)據(jù)采集方式多為工控機(jī)配合數(shù)據(jù)采集卡，數(shù)據(jù)采集卡種類較多，能夠采集不同頻率、不同電壓等級(jí)的信號(hào)，采集速度快、可靠性比較高，但采樣設(shè)備成本較高、體積較大，不便于工業(yè)現(xiàn)場(chǎng)安裝布線。通常情況下，采集設(shè)備與被測(cè)信號(hào)距離較遠(yuǎn)，信號(hào)采樣的走線較長(zhǎng)，采樣信號(hào)易受干擾，引入較大噪聲信號(hào)，導(dǎo)致采集信號(hào)失真[2-4]。

為了解決上述問題，本文設(shè)計(jì)了一種基于“ARM+FPGA”的多通道數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)能夠同步采集多路數(shù)字量、模擬量信號(hào)，采集模塊有組網(wǎng)功能，體積小、成本低、抗干擾能力強(qiáng)。

1 數(shù)據(jù)采集系統(tǒng)

1.1 系統(tǒng)工作原理

數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)如圖1所示，系統(tǒng)內(nèi)包含至多10個(gè)采集模塊，每個(gè)模塊實(shí)現(xiàn)8路模擬信號(hào)和8路數(shù)字信號(hào)采集。多個(gè)數(shù)據(jù)采集模塊間通過高速光纖通訊連接，上位機(jī)與采集模塊1通過網(wǎng)絡(luò)連接。

圖1 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)Fig.1 Structure of data acquisition system

采集模塊是采集系統(tǒng)的核心，其結(jié)構(gòu)如圖2所示，采集模塊包括：模擬量采集回路、數(shù)字量采集回路、主控回路、通訊回路、指示燈等。其中，模擬量采集回路實(shí)現(xiàn)模擬量輸入接口保護(hù)，信號(hào)調(diào)理、濾波，模數(shù)轉(zhuǎn)換（A/D），隔離；數(shù)字量采集回路實(shí)現(xiàn)數(shù)字量信號(hào)濾波輸入、隔離；主控回路基于“ARM+FPGA”，實(shí)現(xiàn)A/D數(shù)據(jù)采集驅(qū)動(dòng)、數(shù)據(jù)接收緩存、通訊回路驅(qū)動(dòng)、指示燈控制等；通訊回路實(shí)現(xiàn)數(shù)據(jù)上傳以及多個(gè)采集模塊間的高速通訊；指示燈指示模塊運(yùn)行、錯(cuò)誤狀態(tài)。

圖2 采集模塊結(jié)構(gòu)Fig.2 Structure of data acquisition module

系統(tǒng)工作過程中，由撥碼開關(guān)設(shè)置各個(gè)采集模塊的地址，各模塊完成數(shù)據(jù)采集后，經(jīng)由高速光纖通訊將數(shù)據(jù)傳輸?shù)讲杉K1，統(tǒng)一上傳至上位機(jī)，進(jìn)行實(shí)時(shí)顯示、儲(chǔ)存。

1.2 采集模塊的主要指標(biāo)

針對(duì)冶金行業(yè)的需求，采集模塊實(shí)現(xiàn)的主要技術(shù)指標(biāo)如下：

模擬量輸入：8路，彼此隔離，對(duì)外隔離，輸入電壓-10～+10 V，輸入電流0～+20 mA，信號(hào)帶寬1.6 MHz；

數(shù)字量輸入：8路，彼此隔離，對(duì)外隔離，24 V數(shù)字信號(hào)，頻率上限10 kHz；

電源：DC18～28 V，2 A max；

模數(shù)轉(zhuǎn)換器：采樣頻率1 MSPS，分辨率14 bits；

通訊接口：100 Mbps光纖；

上位機(jī)通訊接口：RJ45；

工作環(huán)境溫度：-20～80℃。

2 硬件設(shè)計(jì)

2.1 電源

為了增強(qiáng)數(shù)據(jù)采集系統(tǒng)的抗干擾能力，對(duì)模塊電源進(jìn)行了隔離設(shè)計(jì)，如圖3所示。數(shù)據(jù)采集模塊輸入電源為DC24 V，1.5 A。模塊中包含8路模擬量采集通道，通道間彼此獨(dú)立，且對(duì)外隔離，使用8路隔離DC/DC電源，產(chǎn)生±12 V，+5 V電源為每個(gè)采樣通道供電；24 V輸入電源經(jīng)過DC/DC電源芯片生成5 V，3.3 V，2.5 V，1.2 V電源為數(shù)字量采樣回路隔離側(cè)、主控回路、通訊回路、指示燈供電。

圖3 電源設(shè)計(jì)Fig.3 Design of power supply

2.2 信號(hào)調(diào)理濾波電路

為了提高模擬量數(shù)據(jù)輸入的穩(wěn)定性，增強(qiáng)數(shù)據(jù)輸入接口的抗干擾能力，采集模塊設(shè)計(jì)了一個(gè)信號(hào)調(diào)理濾波電路，如圖4所示。模擬量信號(hào)可以差分或者單端輸入，低通濾波電路用于對(duì)信號(hào)進(jìn)行共模、差模濾波，用以消除高頻噪聲影響，低通濾波電路截止頻率1.6 MHz，利用瞬態(tài)二極管對(duì)輸入電路進(jìn)行保護(hù)。運(yùn)放N1構(gòu)成跟隨器，使得信號(hào)輸入端具有高輸入阻抗的特性[5-6]。通過對(duì)電阻R7，R8的選焊，實(shí)現(xiàn)對(duì)電壓量或者電流量信號(hào)采集的切換。

圖4 信號(hào)調(diào)理濾波電路Fig.4 Circuit of signal adjusting

2.3 模擬量采集電路

模塊有8路模擬量通道，各通道采樣電路為獨(dú)立電路，如圖5所示。設(shè)計(jì)中采用8片高精度、單電源供電、可變輸入范圍的SAR型（逐次逼近式）A/D采樣芯片實(shí)現(xiàn)模擬量采樣，該芯片分辨率14 bit、最大模擬量輸入范圍-12.288～+12.288 V，且內(nèi)置低溫漂、高精度參考電源，對(duì)經(jīng)過濾波后的模擬量信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換成數(shù)字信號(hào)，經(jīng)過SPI接口傳輸?shù)街骺叵到y(tǒng)FPGA。用電容隔離芯片對(duì)SPI接口進(jìn)行數(shù)據(jù)隔離，隔離電壓2 500 V，比傳統(tǒng)光隔離的方式體積小、功耗低、傳輸速度快。

圖5 模擬量采樣電路Fig.5 Circuit of analog data acquisition

2.4 數(shù)字量采集電路

模塊有8路數(shù)字量通道，電路如圖6所示，數(shù)字信號(hào)兩端分別接入DIN+，DIN-，信號(hào)輸入不區(qū)分正負(fù)，經(jīng)過一階差模、共模濾波后，接入光耦輸入端，信號(hào)隔離后，經(jīng)過反相器整形，輸出到主控單元FPGA。數(shù)字信號(hào)高電平24 V，低電平0 V，跳變閾值12 V左右。

圖6 數(shù)字量采樣電路Fig.6 Circuit of digital data acquisition

2.5 主控回路

主控電路由ARM和FPGA組成，其中ARM芯片選擇意法半導(dǎo)體公司的STM32F407，該芯片基于Cortex-M4內(nèi)核，主頻最高可達(dá)168 MHz。模塊中主要使用芯片的RMII接口、FSMC接口、串口等，主要功能是通過FSMC接口接收FPGA發(fā)送過來的數(shù)據(jù)，并通過RMII接口經(jīng)過PHY芯片傳輸?shù)缴衔粰C(jī)。

FPGA芯片選擇ALTERA公司的EP4CE22，內(nèi)部含有22K邏輯單元、594 kbit RAM，該芯片通過并口與ARM通訊，通過SPI接口驅(qū)動(dòng)A/D芯片，使用RMII方向驅(qū)動(dòng)雙網(wǎng)口PHY芯片，IO口接收數(shù)字采集電路傳來的數(shù)字量數(shù)據(jù)。

2.6 通訊回路

通訊回路包括上位機(jī)通訊回路和高速并聯(lián)通訊回路。

上位機(jī)通訊回路中，使用網(wǎng)口PHY芯片DP83848，該芯片與主控電路ARM通過RMII接口相連，經(jīng)RJ45接口與上位機(jī)通訊，通訊速率100 Mbps，將采集的模擬量和數(shù)字量數(shù)據(jù)實(shí)時(shí)上傳到上位機(jī)，進(jìn)行存儲(chǔ)、顯示、分析。

高速并聯(lián)通訊回路包括地址選擇電路、網(wǎng)口PHY芯片、2光纖接口電路。其中，地址選擇電路如圖7所示，通過U14撥碼開關(guān)，設(shè)置采集模塊的編號(hào)，0表示主模塊，1～9表示從模塊，編號(hào)信息傳遞給FPGA。FPGA通過RMII接口連接到雙路網(wǎng)口PHY芯片DP83849，通過100 Mbps光纖接口輸出，使用POF光纖組網(wǎng)，實(shí)現(xiàn)多模塊并聯(lián)。模塊并聯(lián)組網(wǎng)示意圖如圖8所示。

圖7 地址選擇電路Fig.7 Circuit of address selection

圖8 并聯(lián)通訊示意圖Fig.8 Diagram of parallel communication

3 軟件

3.1 數(shù)據(jù)采集

通過FPGA實(shí)現(xiàn)模擬量和數(shù)字量信號(hào)采集。FPGA上電初始化過程中，F(xiàn)PGA對(duì)A/D芯片進(jìn)行進(jìn)行初始化配置。A/D芯片共包含9個(gè)寄存器，主 要 對(duì) DEVICE_ID_REG，SDI_CTL_REG，SDO_CTL_REG，DATAOUT_CTL_REG，RANGE_SEL_REG等寄存器進(jìn)行配置，設(shè)置每個(gè)A/D芯片的ID、數(shù)據(jù)傳輸方式、數(shù)據(jù)格式、A/D采樣范圍、是否使用內(nèi)部參考電壓等。

數(shù)字量采集時(shí)，每一路數(shù)字量作為一個(gè)位進(jìn)行采集、緩存，將8路數(shù)字量打包成一個(gè)字節(jié)。

3.2 數(shù)據(jù)傳輸

采集系統(tǒng)數(shù)據(jù)傳輸使用“FPGA+ARM”組合通訊方式，主模塊數(shù)據(jù)傳輸流程如圖9所示。整個(gè)系統(tǒng)對(duì)實(shí)時(shí)性有較高要求，最小通訊周期為100 μs，在一個(gè)周期內(nèi)FPGA完成對(duì)8路模擬量、8路數(shù)字量數(shù)據(jù)采集，并接收從模塊傳輸過來的數(shù)據(jù)，數(shù)據(jù)打包后，傳輸給ARM。ARM對(duì)數(shù)據(jù)進(jìn)行運(yùn)算后，經(jīng)由網(wǎng)口傳輸?shù)缴衔粰C(jī)。

圖9 數(shù)據(jù)傳輸流程圖Fig.9 The flow chart of data transmission

上位機(jī)軟件設(shè)置數(shù)據(jù)顯示的格式，動(dòng)態(tài)顯示范圍后，對(duì)數(shù)據(jù)波形進(jìn)行實(shí)時(shí)顯示，可根據(jù)不同需求，顯示多路采集通道數(shù)據(jù)，以進(jìn)行數(shù)據(jù)對(duì)比，同時(shí)對(duì)數(shù)據(jù)進(jìn)行打包存儲(chǔ)。

4 實(shí)驗(yàn)結(jié)果分析

使用高精度電源分析儀（精度小數(shù)點(diǎn)后4位）進(jìn)行模擬量采樣精度測(cè)試，將轉(zhuǎn)換結(jié)果（A/D轉(zhuǎn)換結(jié)果為5次測(cè)量結(jié)果的均值）與輸入電壓進(jìn)行比較，測(cè)量誤差為μV級(jí)別，輸入電壓在-10～+10 V時(shí)，測(cè)量誤差一般小于3 mV，滿足數(shù)據(jù)采集系統(tǒng)的高精度測(cè)量要求（動(dòng)態(tài)范圍達(dá)到3個(gè)量級(jí)），表1為采集系統(tǒng)模擬量測(cè)量的誤差結(jié)果。此外，使用函數(shù)信號(hào)發(fā)生器產(chǎn)生方波，進(jìn)行數(shù)字量采集，測(cè)試結(jié)果表明8路數(shù)字量采集無誤碼現(xiàn)象，輸入頻率范圍0～12 kHz，滿足系統(tǒng)設(shè)計(jì)要求。系統(tǒng)并聯(lián)測(cè)試采用1主9從10臺(tái)采集模塊并聯(lián)測(cè)試，測(cè)試結(jié)果表明，高速通訊并聯(lián)回路能夠?qū)崿F(xiàn)80通道模擬量和80通道數(shù)字量數(shù)據(jù)，以0.1 ms的采樣周期采集并實(shí)時(shí)上傳到上位機(jī)，滿足系統(tǒng)組網(wǎng)設(shè)計(jì)要求。

表1 模擬量數(shù)據(jù)采集Tab.1 Analog data acquisition

5 結(jié)論

本文介紹了面向冶金行業(yè)的組網(wǎng)式多通道數(shù)據(jù)采集系統(tǒng)，詳細(xì)介紹了其“ARM+FPGA”核心控制架構(gòu)、基于高速光纖的組網(wǎng)通訊及各硬件電路和軟件工作流程。實(shí)驗(yàn)測(cè)試表明，該系統(tǒng)數(shù)據(jù)采集精度高、可靠性高。系統(tǒng)已用于多個(gè)工業(yè)現(xiàn)場(chǎng)，應(yīng)用結(jié)果表明，該系統(tǒng)各項(xiàng)指標(biāo)滿足工業(yè)現(xiàn)場(chǎng)應(yīng)用需求。