便攜式?jīng)_擊電流測(cè)量裝置的設(shè)計(jì)及測(cè)試

施政遠(yuǎn)，徐 雁，李文婷，徐曉東

(1.華中科技大學(xué)電氣與電子工程學(xué)院，湖北武漢 430074；2.中國(guó)電力科學(xué)院計(jì)量中心，湖北武漢 430074)

0 引言

沖擊電流測(cè)量應(yīng)用廣泛。在雷電監(jiān)測(cè)領(lǐng)域，沖擊電流傳感器可以監(jiān)測(cè)雷電流波形，提供雷電流安全防護(hù)；在電力系統(tǒng)中，故障沖擊電流的可靠監(jiān)測(cè)可為電力系統(tǒng)的設(shè)備與人員安全提供保障。

沖擊電流具有頻帶分布寬、幅值大、不確定度高等特點(diǎn)[1]，這對(duì)其測(cè)量帶來了挑戰(zhàn)。傳統(tǒng)沖擊電流測(cè)量采用分流器，但分流器需接入主回路，沒有電隔離，易對(duì)測(cè)量回路產(chǎn)生干擾，而且分流器因集膚效應(yīng)和溫度變化帶來的參數(shù)變化也影響測(cè)量精度[2-3]。近年來，磁光法等沖擊電流測(cè)試新技術(shù)得到了應(yīng)用，但增加了系統(tǒng)的復(fù)雜性[4]，可靠性大為降低?；诹_氏線圈原理的測(cè)試方法由于成本較低、非侵入特性，逐漸成為沖擊電流測(cè)量的主要方法[5-6]。

現(xiàn)有的沖擊電流測(cè)量多采用高速采集卡結(jié)合臺(tái)式PC機(jī)，其體積大、質(zhì)量重，不易攜帶，在現(xiàn)場(chǎng)多點(diǎn)沖擊電流測(cè)試中需在一定范圍內(nèi)移動(dòng)測(cè)試裝置，故亟需便攜式的測(cè)量裝置，在保證基本功能與測(cè)量精度的前提下，提高測(cè)試效率。本文針對(duì)典型沖擊電流波形設(shè)計(jì)了一套便攜式?jīng)_擊電流測(cè)量裝置，其體積小、質(zhì)量輕，可實(shí)現(xiàn)全波采集，并現(xiàn)場(chǎng)顯示被測(cè)沖擊電流的幅值與上升時(shí)間，可本地存儲(chǔ)1 300次沖擊電流全波波形。

1 沖擊電流頻譜分析

8/20 μs沖擊電流波形指波前時(shí)間tf為8 μs、半峰值時(shí)間td為20 μs的電流波形，是沖擊電流測(cè)試中的典型波形，如圖1所示。本文將8/20 μs典型沖擊電流作為試驗(yàn)對(duì)象，首先對(duì)其電流波形進(jìn)行頻譜分析。8/20 μs沖擊電流波形常表示為雙指數(shù)函數(shù)[7]，如式(1)：

i(t)=Im(e-t/T1-e-t/T2)

(1)

式中：Im為沖擊電流峰值；i為沖擊電流瞬時(shí)值；1/T1為波前衰減系數(shù)，令1/T1=α；1/T2為波尾衰減系數(shù)，令1/T2=β。

8/20 μs、峰值為5 kA的沖擊電流波形的雙指數(shù)表達(dá)式為

i(t)=29 000(e-105t-e-1.6×105t)

(2)

沖擊電流的相對(duì)能量累積頻譜為

(3)

式中ω為頻率。

利用式(3)計(jì)算出沖擊電流能量累積頻譜如表1所示。

表1 5 kA 8/20 μs沖擊電流相對(duì)能量累積頻譜

根據(jù)表1的能量分布，可得出各頻率段波形能量占總能量的百分比，如圖2所示。其中：1為0～500 Hz；2為500 Hz～1 kHz；3為1～10 kHz；4為10～100 kHz；5為100～300 kHz；6為300～500 kHz；7為500 kHz～1 MHz。

由圖2可知，8/20 μs沖擊電流波形的能量主要集中在10～300 kHz間。若要保證沖擊電流測(cè)量精度優(yōu)于±3%，測(cè)量裝置的工作頻帶則應(yīng)設(shè)置為500 Hz～1 MHz[8]。

2 傳感器原理及設(shè)計(jì)

針對(duì)被測(cè)電流的頻譜分析結(jié)果進(jìn)行傳感器的設(shè)計(jì)。傳統(tǒng)無磁芯羅氏線圈由于電感較小，下限頻率較高，在采集時(shí)間跨度較大的沖擊信號(hào)時(shí)易產(chǎn)生低頻失真[9-10]，若采取低頻補(bǔ)償，帶來的額外電路將提高系統(tǒng)復(fù)雜度[11]，難以保證穩(wěn)定性與可靠性。本文在羅氏線圈中加入磁芯，可加大線圈的電感以改善傳感器的低頻性能[12]，將帶磁芯的羅氏線圈稱為磁芯線圈。磁芯線圈的感應(yīng)電勢(shì)與被測(cè)電流成微分關(guān)系[13]，所以要獲得正確的一次電流值，需要加入積分環(huán)節(jié)[14]。沖擊電流測(cè)試中一般采取自積分方式[15]，自積分磁芯線圈電流傳感器等效電路圖如圖3所示。

其中i2為磁芯線圈中流過的感應(yīng)電流，L0、R0、C0分別為磁芯線圈的自感、內(nèi)阻以及雜散電容，Rm為積分電阻，u(t)為積分電阻兩端的電壓，則當(dāng)C0阻抗遠(yuǎn)大于積分電阻Rm時(shí)有：

(4)

化簡(jiǎn)可得

(5)

聯(lián)立式(4)、式(5)得線圈在零初始條件下的傳遞函數(shù)

(6)

幅頻特性為

|H(jω)|=

(7)

自積分限制條件為

(8)

一般線圈設(shè)計(jì)按3 dB帶寬計(jì)算上下限頻率，如式(9)、式(10)所示：

下限頻率為

(9)

上限頻率為

(10)

本文為取得更高精度，將式(8)兩邊相差10倍得上下限頻率[16]：

下限頻率為

(11)

上限頻率為

(12)

由式(11)、式(12)可知，線圈的上限頻率與積分電阻和分布電容有關(guān)，下限頻率與線圈內(nèi)阻、積分電阻以及線圈電感有關(guān)。

結(jié)合上述分析，0.5～5 kA、8/20 μs沖擊電流傳感器的設(shè)計(jì)參數(shù)見表2，制成的傳感器靈敏度為3 mV/A，幅值為5 kA沖擊電流對(duì)應(yīng)輸出電壓為15 V。經(jīng)國(guó)家高電壓計(jì)量站標(biāo)定，其幅值測(cè)量的拓展不確定度為1.5%，包含因子為2，波前時(shí)間與半峰值時(shí)間的測(cè)量拓展不確定度為2.1%、2.1%，包含因子為2。

表2 線圈參數(shù)

3 測(cè)量裝置設(shè)計(jì)

沖擊電流測(cè)量裝置主要由沖擊電流傳感器、高速A/D轉(zhuǎn)換器、數(shù)字邏輯電路FPGA及其外設(shè)組成。傳感器輸出的模擬電壓信號(hào)通過信號(hào)調(diào)理電路進(jìn)入A/D轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號(hào)，再進(jìn)入FPGA進(jìn)行信號(hào)處理與計(jì)算，并通過外設(shè)進(jìn)行存儲(chǔ)與顯示。裝置數(shù)據(jù)流框圖如圖4所示。

3.1 硬件設(shè)計(jì)

3.1.1 信號(hào)調(diào)理電路

信號(hào)調(diào)理電路是模擬信號(hào)進(jìn)入A/D轉(zhuǎn)換器前的媒介，使模擬信號(hào)輸入符合A/D轉(zhuǎn)換器要求。調(diào)理電路將±15 V內(nèi)的雙極性電壓進(jìn)行電阻分壓，然后經(jīng)過電壓跟隨器和差分放大器將信號(hào)衰減，疊加+2 V的直流電壓基準(zhǔn)電平后變?yōu)?～3 V的單極性電壓信號(hào)。信號(hào)調(diào)理電路輸入輸出設(shè)置如式(13)所示：

Vout=(1/15)Vin+2.00

(13)

3.1.2 A/D轉(zhuǎn)換器

根據(jù)8/20 μs沖擊電流波形頻譜分析，A/D轉(zhuǎn)換器需至少滿足500 Hz～1 MHz頻帶內(nèi)的波形還原，采用12位AD9226芯片，非線性誤差最大為0.05%，最大采樣速率為65 MSPS，滿足對(duì)8/20 μs沖擊電流波形的測(cè)量要求。

3.1.3 數(shù)字邏輯電路FPGA

為配合高速A/D轉(zhuǎn)換器采集速率，同時(shí)滿足高實(shí)時(shí)性、高性能運(yùn)算，采用FPGA作為數(shù)字邏輯處理電路。利用FPGA的并行處理能力，可以在一個(gè)時(shí)鐘周期內(nèi)完成數(shù)據(jù)的處理運(yùn)算。FPGA采用50 MHz外部晶振時(shí)鐘，通過鎖相環(huán)對(duì)時(shí)鐘進(jìn)行分頻與倍頻，同時(shí)驅(qū)動(dòng)A/D轉(zhuǎn)換器工作。FPGA與A/D轉(zhuǎn)換器采用板間直插避免時(shí)鐘信號(hào)偏移與采樣信號(hào)干擾。本文使用EP4CE30型號(hào)FPGA芯片，提供28 848個(gè)邏輯門和533個(gè)I/O口，滿足本設(shè)計(jì)要求。

3.1.4 存儲(chǔ)器

8/20 μs標(biāo)準(zhǔn)沖擊電流全波時(shí)間跨度最大為100 μs，頻帶上限約為1 MHz，為兼顧存儲(chǔ)容量，設(shè)置A/D轉(zhuǎn)換器采樣速率為25 MSPS，分辨率為12 bit，為方便通訊將數(shù)據(jù)補(bǔ)齊至16位，即完整采集一個(gè)8/20 μs沖擊電流波形需要24 kbit存儲(chǔ)容量。本文采用一塊32 Mbit容量Flash作為數(shù)據(jù)存儲(chǔ)器，可存儲(chǔ)1 300組試驗(yàn)波形。

3.2 邏輯設(shè)計(jì)

采用FPGA作為數(shù)字信號(hào)處理電路，同時(shí)作為A/D轉(zhuǎn)換器的控制驅(qū)動(dòng)器，對(duì)FPGA內(nèi)部的邏輯時(shí)序要求較高。測(cè)量裝置邏輯部分主要包含觸發(fā)判斷模塊、時(shí)鐘管理模塊、FIFO緩存模塊、計(jì)算模塊、數(shù)據(jù)合并模塊與接口控制模塊，以下逐一進(jìn)行說明。

3.2.1 觸發(fā)判斷模塊

為保證測(cè)量系統(tǒng)在沖擊電流信號(hào)產(chǎn)生后及時(shí)響應(yīng)，避免誤觸發(fā)的現(xiàn)象，采用電平觸發(fā)與邊沿識(shí)別相結(jié)合的方式。分別設(shè)置正負(fù)2個(gè)觸發(fā)電平，當(dāng)輸入電壓信號(hào)大于正極性觸發(fā)電平，同時(shí)邊沿檢測(cè)為連續(xù)4 h周期的上升沿，則判斷沖擊電流為正極性，或當(dāng)輸入電壓信號(hào)小于負(fù)觸發(fā)電平，同時(shí)邊沿檢測(cè)為連續(xù)4 h周期的下降沿，則判斷沖擊電流為負(fù)極性。此時(shí)產(chǎn)生觸發(fā)信號(hào)，并使能主存FIFO與計(jì)算模塊，如圖5所示。

3.2.2 時(shí)鐘管理模塊

FPGA采用外部晶振驅(qū)動(dòng)模式。外部晶振將50 MHz頻率的時(shí)鐘信號(hào)傳輸至FPGA中，F(xiàn)PGA通過鎖相環(huán)將時(shí)鐘信號(hào)進(jìn)行分頻與倍頻，得到不同頻率的時(shí)鐘信號(hào)驅(qū)動(dòng)不同模塊工作。

3.2.3 FIFO緩存模塊

傳統(tǒng)信號(hào)采集裝置采取單級(jí)FIFO緩存，在觸發(fā)信號(hào)響應(yīng)時(shí)會(huì)丟失達(dá)到閾值前的部分波形，造成波形缺失，為達(dá)到全波采集功能，采取暫存FIFO和主存FIFO兩級(jí)緩存模式，稱達(dá)到觸發(fā)閾值前的波形為前波，達(dá)到觸發(fā)閾值后的波形為尾波，觸發(fā)時(shí)刻數(shù)據(jù)流圖如圖6所示，當(dāng)觸發(fā)判斷模塊的觸發(fā)信號(hào)生效后，前波信號(hào)還儲(chǔ)存在暫存FIFO中，這時(shí)使能主存FIFO讀取暫存FIFO中的信號(hào)就可實(shí)現(xiàn)全波信號(hào)完整儲(chǔ)存。

3.2.4 計(jì)算模塊

計(jì)算模塊用于計(jì)算輸入沖擊電流的幅值與上升時(shí)間。為防止A/D轉(zhuǎn)換器采集信號(hào)的擾動(dòng)，設(shè)置計(jì)算模塊的工作頻率為A/D轉(zhuǎn)換器工作速率的1/5。設(shè)t為計(jì)算模塊的工作周期，At為第t個(gè)時(shí)鐘周期輸入至計(jì)算模塊的12位二進(jìn)制數(shù)據(jù)，At-1為前一時(shí)鐘周期輸入的12位二進(jìn)制數(shù)。由于已知A/D轉(zhuǎn)換器采集速率，通過計(jì)算點(diǎn)數(shù)乘采集速率系數(shù)即可得出沖擊電流的上升時(shí)間，根據(jù)輸入12位二進(jìn)制數(shù)的最大值乘幅值系數(shù)即可得出沖擊電流的幅值，計(jì)算流程如圖7所示。

3.2.5 數(shù)據(jù)合并模塊

數(shù)據(jù)合并模塊對(duì)主存FIFO與計(jì)算模塊傳輸?shù)臄?shù)據(jù)進(jìn)行合并處理以方便通訊。同時(shí)為方便通訊，將主存FIFO傳來的12位數(shù)據(jù)補(bǔ)齊至16位，并在主存FIFO結(jié)束傳輸后接收計(jì)算模塊的數(shù)據(jù)。

3.2.6 接口控制模塊

接口控制模塊將數(shù)據(jù)合并模塊的數(shù)據(jù)進(jìn)行通訊協(xié)議匹配，其中分為三路傳輸，一路通過UART協(xié)議傳輸至上位機(jī)，一路通過SPI協(xié)議傳輸至Flash存儲(chǔ)器，一路通過顯示控制器控制LCD顯示被測(cè)沖擊電流幅值與上升時(shí)間，如圖8所示。

4 實(shí)驗(yàn)測(cè)試

測(cè)量裝置硬件主板采用雙層PCB板設(shè)計(jì)，總體體積約為15 cm×15 cm×5 cm，質(zhì)量約為500 g，功率約為1 W，使用2節(jié)5號(hào)電池進(jìn)行供電，可連續(xù)工作3 h。使用S6C6型沖擊電流發(fā)生器產(chǎn)生幅值為3 kA的單周期8/20 μs沖擊電流，對(duì)測(cè)量裝置進(jìn)行測(cè)試。沖擊電流發(fā)生器的參考輸出端接入示波器，作為標(biāo)準(zhǔn)波形校驗(yàn)本裝置精度，測(cè)試場(chǎng)景如圖9所示。

幅值為3 kA的標(biāo)準(zhǔn)波形與裝置測(cè)得的波形如圖10所示。

在0.5～5 kA不同幅值沖擊電流下的幅值響應(yīng)測(cè)試結(jié)果如表3所示，可知幅值響應(yīng)精度在±1%內(nèi)。

表3 幅值響應(yīng)測(cè)試結(jié)果

在0.5～5 kA不同幅值沖擊電流下的上升時(shí)間測(cè)試結(jié)果見表4?？芍仙龝r(shí)間測(cè)量精度在±4%內(nèi)，輸入波形的毛刺可能會(huì)影響計(jì)算模塊對(duì)波形的正確處理，后續(xù)可在計(jì)算模塊中加入平滑處理，提高計(jì)算有效性。

表4 上升時(shí)間測(cè)試結(jié)果

5 結(jié)論

根據(jù)8/20 μs典型沖擊電流頻譜，設(shè)計(jì)并研制磁芯線圈沖擊電流傳感器，采用FPGA作為信號(hào)處理運(yùn)算電路，同時(shí)控制A/D轉(zhuǎn)換器工作，利用兩級(jí)FIFO實(shí)現(xiàn)沖擊電流波形的全波采集，并將被測(cè)沖擊電流的幅值與上升時(shí)間實(shí)時(shí)顯示。測(cè)量裝置體積小、質(zhì)量輕、功耗低，便攜性佳，可顯著提高現(xiàn)場(chǎng)多點(diǎn)沖擊電流測(cè)試工作的效率。