雷達(dá)雜波消除模塊的模型化設(shè)計(jì)

蘇剛 劉金海

摘? 要：雷達(dá)雜波消除模塊能最大限度降低雜波干擾，充分發(fā)揮雷達(dá)的工作性能。移動(dòng)目標(biāo)顯示模塊和恒虛警模塊是雷達(dá)信號(hào)處理的兩個(gè)主要模塊。移動(dòng)目標(biāo)顯示模塊能成功分離雷達(dá)回波信號(hào)和干擾信號(hào)。分離出的回波信號(hào)有大量的殘余信號(hào)，為了消除殘余信號(hào)，必須對(duì)雷達(dá)信號(hào)進(jìn)行恒虛警處理。借助FPGA開(kāi)發(fā)工具，采用模型化方法設(shè)計(jì)雷達(dá)雜波消除模塊，可以最大限度縮短設(shè)計(jì)周期、降低開(kāi)發(fā)費(fèi)用、節(jié)省硬件資源。

關(guān)鍵詞：干擾信號(hào);移動(dòng)目標(biāo)顯示;恒虛警;模型化設(shè)計(jì)

中圖分類號(hào)：TN957? ? ? ?文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2096-4706（2021）05-0048-04

Modeling Design of Radar Clutter Elimination Module

SU Gang，LIU Jinhai

（School of Physics and Electronic Information，Dezhou University，Dezhou? 253023，China）

Abstract：The radar clutter elimination module can reduce the clutter interference to the maximum extent and give full play to the radar working performance. Moving target display module and constant false alarm module are two main modules for radar signal processing. Moving target display module can successfully separate radar echo signal and interference signal. Separated echo signal has a large number of residual signals. In order to eliminate the residual signals，the radar signal must be carried out constant false alarm processing. With the help of FPGA development tools，the radar clutter elimination module is designed by modeling method，which can shorten the design cycle to the maximum extent，reduce the development cost and save hardware resources.

Keywords：interference signal;moving target display;constant false alarm;modeling design

0? 引? 言

近年來(lái)，通信技術(shù)的發(fā)展極大地?cái)U(kuò)展了數(shù)字信號(hào)處理的應(yīng)用范圍。以更高的速度和更低的成本實(shí)現(xiàn)越來(lái)越復(fù)雜的數(shù)字信號(hào)處理算法，日漸成為數(shù)字信號(hào)處理研究的重點(diǎn)[1]。雷達(dá)信號(hào)處理領(lǐng)域，對(duì)信號(hào)處理所需要的計(jì)算量提出了極高的要求[2]。傳統(tǒng)的解決方案一般是采用多片DSP并聯(lián)構(gòu)成多處理器系統(tǒng)來(lái)實(shí)現(xiàn)，設(shè)計(jì)復(fù)雜度和系統(tǒng)功耗大幅度提升，使系統(tǒng)穩(wěn)定性受到影響[3]。FPGA的集成度高、邏輯實(shí)現(xiàn)能力強(qiáng)、設(shè)計(jì)靈活性更好，在雷達(dá)信號(hào)處理領(lǐng)域的優(yōu)勢(shì)日漸顯現(xiàn)，隨著FPGA技術(shù)的進(jìn)步，傳統(tǒng)上的限制正在硬件和軟件設(shè)計(jì)層次上逐漸被克服[4]。FPGA開(kāi)發(fā)需要使用硬件描述語(yǔ)言，硬件描述語(yǔ)言提高了開(kāi)發(fā)門檻，對(duì)通信專業(yè)從業(yè)者是一個(gè)巨大挑戰(zhàn)?；贔PGA的數(shù)字電路模型化設(shè)計(jì)方法已被廣泛應(yīng)用于控制領(lǐng)域的復(fù)雜仿真和設(shè)計(jì)中，而在軟件無(wú)線電領(lǐng)域尤其雷達(dá)信號(hào)處理領(lǐng)域模型化設(shè)計(jì)方法處于起步階段，有待進(jìn)一步推廣應(yīng)用。

雜波信號(hào)處理模塊在雷達(dá)信號(hào)處理中起著十分重要的作用，是雷達(dá)信號(hào)處理的核心步驟之一，也是軟件無(wú)線電技術(shù)的重要組成部分[5]。使用FPGA探索雜波處理模塊的設(shè)計(jì)方法，可以為雷達(dá)信號(hào)處理提供新思路，可以解決傳統(tǒng)設(shè)計(jì)方法工作量大、環(huán)節(jié)復(fù)雜、效率低的問(wèn)題，也可為其他領(lǐng)域的信號(hào)處理方法提供借鑒。

1? 模型化設(shè)計(jì)流程

數(shù)字電路設(shè)計(jì)若使用FPGA實(shí)現(xiàn)，設(shè)計(jì)周期短，易更改，無(wú)須介入實(shí)際物理層的布局布線，前期投入小，風(fēng)險(xiǎn)小。利用MATLAB軟件的simulink功能，結(jié)合FPGA開(kāi)發(fā)工具，可以實(shí)現(xiàn)數(shù)字電路的模型化設(shè)計(jì)[6]。DSP Builder是FPGA廠商開(kāi)發(fā)的設(shè)計(jì)工具，把算法級(jí)和RTL級(jí)兩種設(shè)計(jì)工具連接起來(lái)，最大限度地發(fā)揮了兩種工具的優(yōu)勢(shì)，是數(shù)字電路模型化設(shè)計(jì)的必備工具[7]。DSP Builder依賴于數(shù)學(xué)分析工具M(jìn)ATLAB/simulink，利用simulink的Blockset，可以在simulink中進(jìn)行圖形化設(shè)計(jì)和仿真，通過(guò)Signal Compiler可以把MATLAB/simulink的設(shè)計(jì)文件（.mdl）轉(zhuǎn)成相應(yīng)的硬件描述語(yǔ)言VHDL設(shè)計(jì)文件（.vhd）及用于控制綜合與編譯的TCL腳本。而對(duì)后者的處理可以由FPGA開(kāi)發(fā)軟件QuartusⅡ來(lái)完成。DSP Builder支持系統(tǒng)、算法和硬件設(shè)計(jì)共享一個(gè)公共開(kāi)發(fā)平臺(tái)[8]。在算法友好的開(kāi)發(fā)環(huán)境中幫助設(shè)計(jì)人員生成硬件描述語(yǔ)言，提供從上到下的模型化設(shè)計(jì)方案，從而縮短了FPGA開(kāi)發(fā)周期?；贔PGA的數(shù)字電路模型化設(shè)計(jì)流程如圖1所示。

2? 移動(dòng)目標(biāo)顯示模塊

2.1? 移動(dòng)目標(biāo)顯示實(shí)現(xiàn)原理

與靜止目標(biāo)回波不同，運(yùn)動(dòng)目標(biāo)會(huì)產(chǎn)生多普勒頻移，運(yùn)動(dòng)目標(biāo)回波的幅度和相位會(huì)隨時(shí)間發(fā)生很大變化。移動(dòng)目標(biāo)顯示（MTI）技術(shù)可以區(qū)分固定目標(biāo)、慢速移動(dòng)目標(biāo)和快速運(yùn)動(dòng)目標(biāo)。如圖2所示，Sd（t）是運(yùn)動(dòng)目標(biāo)回波信號(hào)，減去相鄰回傳周期內(nèi)同一測(cè)距單位的信號(hào)Sd（t-Tr），固定目標(biāo)將消失，慢速運(yùn)動(dòng)目標(biāo)將大大減弱，快速運(yùn)動(dòng)目標(biāo)的回波將保持不變，Δu（t）是得到的運(yùn)動(dòng)目標(biāo)回波信號(hào)。后續(xù)對(duì)Δu（t）進(jìn)行濾波處理，可以得到更純凈的信號(hào)。最早期的動(dòng)目標(biāo)顯示濾波器為傳統(tǒng)為一次對(duì)消及二次對(duì)消器，為了展寬濾波器凹口寬度從而增強(qiáng)雜波抑制能力可以通過(guò)增加對(duì)消次數(shù)的方式來(lái)實(shí)現(xiàn)。

兩個(gè)脈沖分頻器級(jí)聯(lián)形成一個(gè)三脈沖分頻器，固定三脈沖對(duì)消器的傳遞函數(shù)為：

H（z）=（1-z-1）（1-z-1）=（1-z-1）2? ? ? ? （1）

時(shí)域表達(dá)式為：

y（n）=x（n）-2x（n-1）+x（n-2）? ? ? ? ? （2）

三脈沖對(duì)消器的結(jié)構(gòu)如圖3所示，三脈沖對(duì)消器的頻率響應(yīng)如圖4所示。

MTI濾波模塊通常用采用N階橫向FIR濾波器實(shí)現(xiàn)，N階橫向FIR濾波器如圖5所示。其中x（n）為輸入信號(hào)，h（n）為FIR濾波系數(shù)，y（n）為經(jīng)過(guò)濾波后的信號(hào);N表示FIR濾波器的抽頭數(shù)，濾波器階數(shù)為N-1。輸入信號(hào)被發(fā)送到一組延遲單元，每個(gè)延遲單元的延遲時(shí)間對(duì)應(yīng)于發(fā)射脈沖的重復(fù)時(shí)間。

2.2? MTI模型化設(shè)計(jì)

設(shè)置測(cè)試信號(hào)采樣頻率fs=24 MHz，中頻f0=30 MHz，帶寬B=5 MHz，時(shí)寬T=30 μs。設(shè)置T為脈沖恢復(fù)時(shí)間，構(gòu)成脈沖寬度，則每個(gè)脈沖的數(shù)目就是一個(gè)點(diǎn)。移動(dòng)目的地指示符意味著刪除相同距離單位中的多個(gè)脈沖，即過(guò)濾相同距離單位中的多個(gè)脈沖，并且過(guò)濾系數(shù)分別為1、-2和1。MTI模塊的模型化設(shè)計(jì)框圖如圖6所示。

2.3? MTI模塊硬件級(jí)仿真

在算法得到驗(yàn)證后，可以使用Simulink中的Signal Compiler模塊映射為MDL文件。啟動(dòng)QuartusⅡ，然后配置管腳，編譯生成配置文件，利用此文件配置FPGA芯片，得到所需的MTI模塊電路。在Simulink環(huán)境下，可以進(jìn)行半實(shí)物仿真驗(yàn)證，仿真結(jié)果如圖7所示。半實(shí)物仿真屬于硬件級(jí)別仿真，更接近實(shí)際結(jié)果。與以往的算法級(jí)仿真不同，這種驗(yàn)證方法大大提高了仿真的效率和可靠性。該建模方法的算法仿真功能和與其他軟件的協(xié)同功能，不僅節(jié)省了人力，而且縮短了開(kāi)發(fā)周期。

3? 恒虛警處理模塊

3.1? 恒虛警原理

雷達(dá)信號(hào)處理機(jī)由于受到干擾，往往會(huì)產(chǎn)生許多意想不到的處理結(jié)果。接收到的信號(hào)留下了大量的殘余信號(hào)，雷達(dá)將這些殘余信號(hào)誤認(rèn)為是有用信號(hào)。這意味著雷達(dá)回波信號(hào)具有很高的恒虛警（CFAR）概率。為了優(yōu)化雷達(dá)信號(hào)的目標(biāo)定位，將CFAR處理引入雷達(dá)信號(hào)處理系統(tǒng)中。如果虛警概率不是恒定的，處理器因虛警過(guò)多而過(guò)載，就需要對(duì)雷達(dá)信號(hào)進(jìn)行CFAR處理。CFAR過(guò)程應(yīng)該為雷達(dá)設(shè)置一個(gè)噪聲閾值。當(dāng)閾值確定后，CFAR概率會(huì)有明顯的變化。

CFAR方法有兩種：慢閾值CFAR和快門限CFAR。慢閾值CFAR電路用于處理受溫度、電源等因素的影響而變化速率非常緩慢的內(nèi)部噪聲?？扉T限CFAR用于管理無(wú)序環(huán)境下隨空間和時(shí)間而快速變化的信號(hào)。在低分辨率脈沖雷達(dá)信號(hào)處理中，雜波實(shí)際上是由多個(gè)獨(dú)立單元回波的疊加引起的，因此這種無(wú)序的分布可視為瑞利分布。瑞利分布的特征與噪聲的特征基本相似，疊加干擾信號(hào)的回波信號(hào)頻譜如圖8所示。CFAR具體實(shí)現(xiàn)方法是確定瑞利分布的平均值，然后用平均值對(duì)輸出進(jìn)行歸一化。相鄰小區(qū)平均CFAR電路的組成與CFAR電路結(jié)構(gòu)相似。而相鄰小區(qū)的平均CFAR率往往具有很強(qiáng)的邊緣效應(yīng)，邊緣效應(yīng)增加了虛警的可能性。

相鄰單元平均CFAR電路是一種改進(jìn)的信號(hào)處理方法，旨在消除無(wú)序環(huán)境中出現(xiàn)故障的可能性，如圖9所示。在記錄單元的相同范圍內(nèi)，選擇N個(gè)參考單元并計(jì)算N個(gè)參考單元的平均值。此種處理方式在記錄單元中兩次確定平均值，然后選擇兩個(gè)平均值中的較大者作為列參考。如果一側(cè)的提取點(diǎn)被弱無(wú)序占據(jù)，則該側(cè)電路的平均值顯著降低。如果一側(cè)的提取點(diǎn)被強(qiáng)無(wú)序占據(jù)，則該側(cè)電路的平均值顯著升高。為了解決這個(gè)問(wèn)題，可以在檢測(cè)單元前后平均估計(jì)N個(gè)參考單元，并將平均估計(jì)的最大值作為輸出。但是這樣會(huì)嚴(yán)重降低雜波邊緣外側(cè)信號(hào)檢測(cè)能力。

圖10是一種降低耦合平均CFAR電路邊緣外信號(hào)損耗的新方法——兩側(cè)單元平均選大CFAR電路。該電路在相鄰距離單元的平均CFAR電路上進(jìn)行了改進(jìn)。當(dāng)檢測(cè)閾值固定時(shí)，虛警概率的提升往往是由噪聲波動(dòng)的增加引起的。根據(jù)參考單元數(shù)適當(dāng)提高檢測(cè)門限可以使輸出虛警概率保持不變。

3.2? CFAR模塊模型化設(shè)計(jì)

相鄰單元平均CFAR檢測(cè)方法從被檢測(cè)目標(biāo)鄰近單元來(lái)獲得雜波均值的樣本。但是該方法存在很嚴(yán)重的雜波邊緣內(nèi)側(cè)虛警增大的問(wèn)題，所以一般采用改進(jìn)后的兩側(cè)單元平均選大電路，如圖11所示。在被識(shí)別單元格的左側(cè)和右側(cè)選擇L單元格，在兩側(cè)計(jì)算L單元格的平均值，并選擇平均值中的最大值作為輸出。初始結(jié)果乘以閾值乘法器C作為檢測(cè)閾值。目標(biāo)兩側(cè)的自由統(tǒng)一是消除目標(biāo)自身對(duì)閾值影響的保護(hù)單元。

3.3? CFAR模塊硬件級(jí)仿真

通過(guò)對(duì)CFAR模型化設(shè)計(jì)進(jìn)行仿真，得出了CFAR模塊的仿真結(jié)果，仿真結(jié)果如圖12所示。在硬件模塊的算法得到正確驗(yàn)證后，可以使用Matlab中的SignalCompiler模塊生成MDL文件。采用Altera的FPGA，選用VHDL語(yǔ)言，并自動(dòng)生成一個(gè)可以打開(kāi)并執(zhí)行QuartusⅡ的項(xiàng)目文件。啟動(dòng)QuartusⅡ，打開(kāi)本項(xiàng)目，可以進(jìn)行模擬和時(shí)序仿真，然后配置管腳，編譯生成配置文件，利用此文件配置FPGA芯片，得到所需的硬件電路。在Simulink環(huán)境下，進(jìn)行半實(shí)物仿真驗(yàn)證。該仿真是基于FPGA的硬件級(jí)仿真，更接近實(shí)際結(jié)果。與以往的算法級(jí)仿真不同，這種驗(yàn)證方法大大提高了仿真的可靠性。采用QuartusⅡ直接對(duì)FPGA進(jìn)行配置和驗(yàn)證，省去了HIL驗(yàn)證的三個(gè)步驟。該建模方法的算法仿真功能和與其他軟件的協(xié)同功能，不僅節(jié)省了人力，而且縮短了開(kāi)發(fā)周期。

4? 結(jié)? 論

雷達(dá)信號(hào)雜波處理是雷達(dá)信號(hào)處理中最重要的組成部分，MTI和CFAR相互協(xié)調(diào)，共同作用，精確分離出雷達(dá)回波信號(hào)。借助Matlab中的DSP builder模塊進(jìn)行模型化設(shè)計(jì)，然后利用FPGA芯片進(jìn)行硬件級(jí)別仿真，真實(shí)可靠，事半功倍。DSP builder中的模塊由Altera優(yōu)化的IP核集成，與FPGA開(kāi)發(fā)環(huán)境中的模塊基本相同，而FPGA可以反復(fù)擦寫(xiě)配置。因此，該建模方法不僅節(jié)省了開(kāi)發(fā)時(shí)間，而且在一定程度上節(jié)約了硬件資源。

模型化設(shè)計(jì)方法方興未艾，現(xiàn)在集成電路的設(shè)計(jì)也可以參考模型化設(shè)計(jì)方法，而FPGA可以作為集成電路設(shè)計(jì)中的硬件仿真平臺(tái)。應(yīng)該看到的是DSP builder可以與SOPC開(kāi)發(fā)結(jié)合起來(lái)，共同進(jìn)行FPGA開(kāi)發(fā)，所以模型化設(shè)計(jì)方法前景一片大好，F(xiàn)PGA工具會(huì)進(jìn)一步提升信號(hào)處理的效率。

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作者簡(jiǎn)介：蘇剛（1988—），男，漢族，山東濱州人，通信工程師，助教，碩士，研究方向：信號(hào)處理理論及應(yīng)用;劉金海（1981—），男，漢族，山東昌樂(lè)人，講師，博士，研究方向：超寬帶天線、相控陣天線和基站用高增益天線等。