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    一種900V大功率MOSFET器件結(jié)構(gòu)設(shè)計(jì)

    2021-07-04 07:57:46劉好龍于圣武
    微處理機(jī) 2021年3期
    關(guān)鍵詞:單胞外延襯底

    劉好龍,于圣武

    (1.中國(guó)電子科技集團(tuán)公司第四十七研究所,沈陽(yáng) 110000;2.南京微盟電子有限公司,南京 210042)

    1 引言

    根據(jù)工程應(yīng)用需要,對(duì)一款N型功率VDMOS展開(kāi)設(shè)計(jì),設(shè)計(jì)目標(biāo)為在指定面積為3.1 mm×2.9 mm的芯片上實(shí)現(xiàn)大于900V的擊穿電壓,同時(shí)保證導(dǎo)通電阻小于3.7Ω,源漏電流大于3.6A。根據(jù)擊穿電壓指標(biāo),需從理論上推導(dǎo)出外延層的厚度和電阻率;再根據(jù)開(kāi)啟電壓指標(biāo)推導(dǎo)出柵氧厚度和P阱區(qū)摻雜濃度。為了增加電流密度、減小導(dǎo)通電阻,同時(shí)降低制版難度,在單胞形狀的選擇上,采用六角形,并對(duì)元胞相關(guān)尺寸進(jìn)行優(yōu)化設(shè)計(jì)。為了滿足擊穿電壓的指標(biāo)要求,終端結(jié)構(gòu)采用場(chǎng)限環(huán)與場(chǎng)板相結(jié)合的技術(shù)[1]。對(duì)VDMOS器件而言,在設(shè)計(jì)中既要考慮擊穿電壓的指標(biāo)要求,同時(shí)又要兼顧導(dǎo)通電阻的要求。高壓VDMOS器件的耐壓主要由襯底來(lái)承受,因此,為滿足耐壓要求,其襯底必須是輕摻雜的高阻才可實(shí)現(xiàn)。但如果襯底電阻過(guò)大,勢(shì)必會(huì)導(dǎo)致器件的漂移區(qū)電阻增大,從而導(dǎo)致器件的功耗增大。為解決這一問(wèn)題,目前VDMOSFET的加工制造襯底材料都選用外延片。

    2 外延層材料設(shè)計(jì)

    擊穿電壓與導(dǎo)通電阻兩者之間的優(yōu)化選擇,主要是通過(guò)外延層的參數(shù)選取來(lái)完成的。外延層參數(shù)主要是指其厚度和電阻率,外延層越厚,電阻率越高,擊穿電壓也越高,但同時(shí)導(dǎo)通電阻也越大;相反,外延層越薄,電阻率越低,導(dǎo)通電阻也越小,但擊穿電壓也會(huì)越低。

    2.1 外延層電阻率的確定

    對(duì)于VDMOS器件,為減小漏極接觸電阻,外延層襯底電阻率要盡量的低[2]。此處,利用高阻外延層來(lái)充當(dāng)漂移區(qū),承載漏結(jié)的高電壓。同時(shí)為了降低漂移區(qū)電阻,外延層下方應(yīng)有一層電阻率極低的襯底,在此選取N型<100>晶向的硅材料。已知外延層摻雜濃度越小,電阻率越大,擊穿電壓越大。理想情況下外延層摻雜濃度為:

    但是,在實(shí)際VDMOS結(jié)構(gòu)中,PN結(jié)只有底部是平面結(jié),而其四周是球面結(jié)和柱型結(jié),電力線比較集中,此類(lèi)部位的結(jié)會(huì)發(fā)生提前擊穿。另外,由于邊緣效應(yīng)的影響,盡管在設(shè)計(jì)中采用了終端結(jié)構(gòu),仍會(huì)有PN結(jié)提前擊穿的現(xiàn)象發(fā)生[3]。

    在設(shè)計(jì)中必須考慮留出充分的余量,為此,在理論計(jì)算時(shí),需要將式中擊穿電壓VB乘以一個(gè)系數(shù)K。從經(jīng)驗(yàn)看,計(jì)算后擊穿電壓的理論值與實(shí)際值會(huì)存在一定的偏差,并且隨著擊穿電壓的增大,偏差會(huì)越來(lái)越大,因此,對(duì)于低壓的情況,K取0.9;當(dāng)擊穿電壓在70V~200V時(shí),K取0.8;當(dāng)擊穿高于200V時(shí),K取0.7,從而可令式(1)變?yōu)?

    執(zhí)照設(shè)計(jì)要求,此處擊穿電壓要求大于900V,遠(yuǎn)高于200V,因此K值取0.7。將各數(shù)據(jù)代入式中,得到外延區(qū)摻雜濃度為1.68×1014cm-3。

    由摻雜濃度和電阻率的關(guān)系,可以計(jì)算得到需要的外延區(qū)電阻率為23Ω·cm。由于外延層材料的電阻率不可能控制得絕對(duì)精確,只能控制在一定范圍內(nèi)。從滿足擊穿電壓的角度考慮,外延層的最小電阻率應(yīng)取23Ω·cm;然而從導(dǎo)通電阻的角度來(lái)看,電阻率又不能太大。經(jīng)分析研究確定外延層的電阻率選取為23Ω·cm~27Ω·cm。

    2.2 外延層厚度的確定

    外延層厚度的選取既不能太大也不能太小。厚度太大會(huì)導(dǎo)致漂移區(qū)電阻過(guò)大;厚度太小則會(huì)引起外延層穿通,嚴(yán)重降低擊穿電壓。

    外延層厚度We應(yīng)大于擊穿狀態(tài)下的P-N-結(jié)在P-區(qū)一側(cè)的耗盡層寬度Xmp與N-結(jié)深之和,即:We>Xmp+Xjn,而耗盡層寬度為:

    這里,ε0=8.85×10-14F/m;εsi=11.7 F/m;VB=900 V;q=1.6×10-19C;NB=1.68×1014cm-3(對(duì)應(yīng)ρ=27Ω·cm)。代入式(3)可得:Xmn=70μm。由此可推算P-阱結(jié)深在5 μm左右。

    此外,外延片的襯底是要作為VDMOS器件的漏端電極引出的,為了降低襯底與背面金屬的接觸電阻,襯底必須采用高濃度摻雜;而外延層的摻雜濃度依據(jù)擊穿電壓的要求,則要求要很低,一般情況外延層的摻雜濃度會(huì)比襯底的濃度低4個(gè)數(shù)量級(jí)以上。在這一情況下,當(dāng)VDMOS器件在工藝加工過(guò)程中經(jīng)歷高溫的氧化、阱推等工步時(shí),高摻雜的襯底就會(huì)向低摻雜的外延層進(jìn)行擴(kuò)散,即有反擴(kuò)發(fā)生,這將改變外延層的厚度。因此,理論上,在計(jì)算出外延層厚度和摻雜濃度的值后,需要考慮到反擴(kuò)對(duì)外延層厚度的影響,在設(shè)計(jì)時(shí)要給出一定的余量[4]。

    考慮到反擴(kuò)在整個(gè)工藝加工過(guò)程中一直在進(jìn)行,其結(jié)深較深。此處取反擴(kuò)的結(jié)深為1.5μm,則有:Xj反=5×1.5=7.5μm,外延層厚度即可估算為:Wep=70+5+7.5=82.5μm。

    3 芯片橫向結(jié)構(gòu)的設(shè)計(jì)

    3.1 單胞形狀的選取

    理論上VDMOSFET的單胞(元胞)結(jié)構(gòu)可以是任何可以想象得到的格局,只要其在制造工藝上能夠?qū)崿F(xiàn)即可。實(shí)際上,VDMOS的單胞圖形可以采用三角形、正方形、長(zhǎng)方形、線形、圓形、以及六角形等等,它們的排列方式也有很多種,例如六角形網(wǎng)格、正方形網(wǎng)格或者品字形網(wǎng)格等等,如圖1所示。無(wú)論何種單胞圖形采取何種排列方式,主要都需要考慮芯片電流分布情況、導(dǎo)通電阻大小,以及與集成電路技術(shù)的相兼容等因素。

    圖1 常見(jiàn)的單胞形狀及排列

    在各種單元圖形中,圓形單胞的無(wú)電流區(qū)域的面積大,過(guò)于浪費(fèi),幾乎不被使用;而三角形單胞會(huì)使得電場(chǎng)集中,從而導(dǎo)致漏源擊穿電壓降低,在實(shí)際中也很少被采用;正六角形單胞,由于其單元排列緊密,電流分布比較均勻,并且有很高的表面利用率,所以在許多器件中都會(huì)采用這種結(jié)構(gòu)[5],此處設(shè)計(jì)也是如此。

    3.2 多晶窗口區(qū)尺寸設(shè)計(jì)

    對(duì)于VDMOS設(shè)計(jì)來(lái)說(shuō),單胞的尺寸是最主要的設(shè)計(jì)考量部分。單胞的大小直接影響器件的導(dǎo)通電阻和電流密度,主要包括多晶硅窗口區(qū)LW的尺寸和多晶硅的寬度LP。在設(shè)計(jì)中,要不斷的對(duì)這兩個(gè)參數(shù)進(jìn)行優(yōu)化,選出它們的最佳組合。

    此外,還應(yīng)考慮單胞面積,應(yīng)越小越好。如果單胞面積過(guò)大,芯片的面積便會(huì)增大,從而增加成本。然而,單胞的面積過(guò)小,在實(shí)際的工藝加工中就很難實(shí)現(xiàn),或即使可以實(shí)現(xiàn)也會(huì)存在質(zhì)量問(wèn)題,成品率不高。因此,單胞的尺寸還應(yīng)根據(jù)工藝線的工藝條件加以確定。

    工藝上影響單胞尺寸的步驟主要有N+源區(qū)、P+體區(qū)和孔的三次光刻及相應(yīng)的腐蝕工藝。

    在工藝產(chǎn)線中,光刻的主要工藝參數(shù)是它的光刻精度b(即前后兩次光刻時(shí)套刻的最小誤差)和最小線寬a(光刻機(jī)能夠識(shí)別的最小線條寬度)。腐蝕的主要工藝參數(shù)是其刻蝕選擇比和刻蝕速率。腐蝕工藝的這兩個(gè)工藝參數(shù)決定了工藝線上多晶與孔之間的最小距離c。這三個(gè)參數(shù)一起決定了多晶窗口的尺寸,如下式:

    此處,根據(jù)實(shí)際情況取a=3,b=2,c=3,從而確定多晶窗口區(qū)的最小尺寸為13μm。從成品率角度考慮,最終選取多晶窗口區(qū)最小尺寸為16μm[6]。

    3.3 多晶硅寬度LP設(shè)計(jì)

    VDMOS的柵極一般采用摻雜的多晶硅來(lái)制造,而多晶硅柵的長(zhǎng)度直接決定了VDMOS結(jié)構(gòu)中兩個(gè)P阱之間的間距。如果多晶硅柵長(zhǎng)過(guò)長(zhǎng),雖然JFET區(qū)電阻會(huì)降低,但器件的擊穿電壓也會(huì)隨之下降;多晶硅柵長(zhǎng)如果過(guò)短,經(jīng)過(guò)高溫阱推后,相鄰的P阱的橫向擴(kuò)散就很可能會(huì)使得P阱相連,使器件失效。因此多晶硅柵長(zhǎng)的選取,需要在設(shè)計(jì)及工藝兩方面加以仔細(xì)考慮。當(dāng)VDMOS器件耐壓要求較高時(shí),為防止P阱自身的穿通,P阱結(jié)深會(huì)制作得比較深,橫向擴(kuò)散也就會(huì)比較大,此時(shí)相應(yīng)的多晶硅柵長(zhǎng)也會(huì)越長(zhǎng)。

    多晶硅下的兩個(gè)P阱區(qū)不應(yīng)相連,以避免造成漏極短路。這樣多晶硅尺寸的最小值為1.6倍的Xjn,即:LW≥1.6Xjn。但這兩個(gè)P阱區(qū)也不能相離太遠(yuǎn),這是因?yàn)樵赩DMOS器件中,每個(gè)P阱區(qū)都是相鄰P阱區(qū)的保護(hù)環(huán),當(dāng)源漏加電時(shí),P阱發(fā)生擴(kuò)展,在未加到擊穿電壓時(shí),相鄰的P阱耗盡層會(huì)相對(duì)擴(kuò)展并相連,以保證不被擊穿。理論上多晶硅區(qū)的最大值可由下式表述:

    由此式,設(shè)計(jì)中的取值范圍應(yīng)為:8μm≤LP≤30μm。在此范圍內(nèi)經(jīng)過(guò)大量計(jì)算,最終得出結(jié)論:在LP取17μm時(shí),可以獲得六角形單胞導(dǎo)通電阻的最優(yōu)值。

    3.4 溝道長(zhǎng)度設(shè)計(jì)

    功率VDMOS器件可以看做是縱向結(jié)構(gòu)器件,在器件中有寄生晶體管存在,易發(fā)生閂鎖效應(yīng)。為降低閂鎖效應(yīng)的發(fā)生概率,在設(shè)計(jì)時(shí)應(yīng)盡可能減小P阱的橫向電阻。

    減小P阱橫向電阻主要有兩種方法:一是增加P阱的深度,但這樣會(huì)使溝道長(zhǎng)度增大,跨導(dǎo)變?。欢梢蕴岣逷阱的摻雜濃度,但又會(huì)增大開(kāi)啟電壓。所以在設(shè)計(jì)P阱時(shí),要充分考慮溝道長(zhǎng)度和閾值電壓兩個(gè)參數(shù)。

    設(shè)計(jì)中采用兩次P注入來(lái)解決這一難題。首先注入高濃度的P+區(qū),再注入低濃度的P-阱。用P-阱注入調(diào)節(jié)閾值電壓,同時(shí)也控制溝道長(zhǎng)度;用P+區(qū)調(diào)節(jié)橫向電阻。P+區(qū)的結(jié)深是由橫向擴(kuò)散距離和元胞的大小來(lái)決定的,P+結(jié)越深,越能提高正向擊穿電壓。但P+結(jié)并非越深越好,而是要控制好P+結(jié)橫擴(kuò)邊緣到元胞多晶硅窗口邊緣的距離。如果P+結(jié)的邊緣離多晶硅窗口太遠(yuǎn),對(duì)降低橫向電阻的作用不大;如果P+區(qū)邊緣在多晶硅窗口下延伸,則會(huì)影響器件閾值電壓。所以應(yīng)優(yōu)化P+區(qū)的結(jié)深,使之最大限度降低橫向電阻、提高耐壓,同時(shí)還不影響閾值電壓。

    N+發(fā)射區(qū)的設(shè)計(jì)主要考慮VDMOS的溝道長(zhǎng)度。為減小溝道電阻,應(yīng)減小溝道長(zhǎng)度。依照選用的工藝條件,VDMOS溝道長(zhǎng)度選為1.5μm~2.0μm[7]。

    3.5 器件單胞數(shù)量和有效面積的確定

    在確定單胞參數(shù)之后,利用器件導(dǎo)通電阻的數(shù)值可得出本器件的單胞數(shù)為8531個(gè),器件的單胞占用面積為1089μm2。

    經(jīng)計(jì)算,器件的單胞數(shù)×單胞面積=8531×1089×10-8=0.0929cm2,而器件的總面積為0.1353cm2,可以有充分的面積來(lái)安排終端及柵極通道,此單胞的設(shè)計(jì)符合要求。

    4 終端設(shè)計(jì)

    器件理想的擊穿電壓是在PN結(jié)底部的平面結(jié)處發(fā)生的擊穿,若不考慮邊緣效應(yīng)的影響,此時(shí)器件的擊穿電壓僅與襯底厚度和摻雜濃度等參數(shù)相關(guān)。但是,由于實(shí)際中邊緣效應(yīng)的影響,及工藝加工過(guò)程中一些因素的影響,實(shí)際器件的擊穿電壓要低于理想平面結(jié)的擊穿電壓。

    VDMOSFET是淺結(jié)器件,必須減弱棱角區(qū)的電場(chǎng)集中以提高擊穿電壓,這就需要進(jìn)行合理的終端結(jié)構(gòu)設(shè)計(jì)。在此采用場(chǎng)環(huán)與場(chǎng)板相結(jié)合的方式來(lái)進(jìn)行終端結(jié)構(gòu)設(shè)計(jì),并在TCAD軟件上展開(kāi)仿真。

    4.1 場(chǎng)限環(huán)模擬

    通過(guò)對(duì)場(chǎng)限環(huán)的窗口寬度、環(huán)間距等進(jìn)行模擬仿真,得到場(chǎng)限環(huán)窗口大小對(duì)擊穿電壓的影響。詳細(xì)模擬結(jié)果見(jiàn)表1。

    表1 窗口設(shè)計(jì)對(duì)擊穿電壓影響模擬結(jié)果

    4.2 場(chǎng)板模擬

    通過(guò)反復(fù)模擬以確定場(chǎng)板的長(zhǎng)度等參數(shù)。由于邊緣電場(chǎng)的作用,實(shí)際的外延層濃度必須要比理論計(jì)算值還要低,才能夠滿足擊穿的要求。

    在模擬中發(fā)現(xiàn),極易發(fā)生擊穿的部位是厚場(chǎng)板的邊緣或是P-區(qū)的邊緣處。厚場(chǎng)板邊緣處是由于電力線集中,而在P-區(qū)邊緣易擊穿則是由于此處的電場(chǎng)曲率過(guò)大。通過(guò)不斷調(diào)整參數(shù),可以觀察到,當(dāng)場(chǎng)板的厚度增大,在場(chǎng)板的邊緣處發(fā)生擊穿的幾率就會(huì)降低,但是當(dāng)場(chǎng)板的厚度趨于一定時(shí),邊緣的電場(chǎng)也會(huì)趨于飽和。而P-區(qū)邊緣的擊穿強(qiáng)烈依賴(lài)于外延層摻雜濃度,只有降低外延層摻雜濃度才能夠有效降低此處發(fā)生擊穿的概率。同時(shí),此處的擊穿還與薄場(chǎng)板的長(zhǎng)度有關(guān)。薄場(chǎng)板的厚度一定要取在最大電場(chǎng)的外面才能夠有效的降低擊穿發(fā)生概率。經(jīng)不斷調(diào)整反復(fù)模擬,可觀察到,將薄場(chǎng)板設(shè)置在溝道外0.5μm處可以獲得較為理想的結(jié)果。而考慮到光刻精度,將薄場(chǎng)板的長(zhǎng)度選取為1.5μm[8]。

    最終,增加場(chǎng)環(huán)和場(chǎng)板數(shù)量直至達(dá)到符合設(shè)計(jì)要求的擊穿和漏電為止。圖2所示為工藝模擬所得出的典型終端結(jié)構(gòu)。該終端由4個(gè)場(chǎng)限環(huán)、4個(gè)場(chǎng)板和1個(gè)場(chǎng)截止環(huán)構(gòu)成。終端長(zhǎng)度為250μm,通過(guò)電學(xué)模擬,所得結(jié)果曲線如圖3??梢?jiàn)其擊穿電壓可達(dá)900V左右。

    圖2 VDMOS工藝模擬典型終端結(jié)構(gòu)

    圖3 VDMOS終端擊穿模擬結(jié)果

    5 結(jié)束語(yǔ)

    按照設(shè)計(jì)要求,通過(guò)理論計(jì)算給出產(chǎn)品的外延層厚度和電阻率,并依據(jù)開(kāi)啟電壓的指標(biāo)要求計(jì)算出柵氧化層厚度。通過(guò)分析討論,給出優(yōu)化后的元胞尺寸。終端結(jié)構(gòu)采用場(chǎng)限環(huán)與場(chǎng)板相結(jié)合的技術(shù),對(duì)終端結(jié)構(gòu)進(jìn)行工藝與電學(xué)的TCAD模擬仿真,驗(yàn)證了設(shè)計(jì)的合理性,依據(jù)設(shè)計(jì)與模擬的結(jié)論,最終完成器件版圖的制作,用于實(shí)際生產(chǎn)。

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