基于電流舵的高精度低功耗13-bits DAC設計

謝雪丹 張文芳 劉佳慶

（山西能源學院 山西省晉中市 030600）

數(shù)模轉(zhuǎn)換器（Digital-to-Analog Converter，簡稱DAC），顧名思義，是集成電路領(lǐng)域中連接數(shù)字電路和模擬電路的橋梁，亦是數(shù)字電路系統(tǒng)與外部模擬信號世界間交換信息的主要渠道。利用DAC，可以將離散的數(shù)字信號轉(zhuǎn)化為連續(xù)的模擬信號，其在現(xiàn)代5G 通信、高速雷達探測、醫(yī)療通信系統(tǒng)及物聯(lián)網(wǎng)等信號處理過程中扮演著不可或缺的角色，重要性不言而喻。

目前，隨著集成電路技術(shù)的飛速發(fā)展，各電子技術(shù)應用領(lǐng)域?qū)AC 的指標性能也提出了更加苛刻的要求，研究和設計低功耗、寬范圍、高精度、高速率的數(shù)模轉(zhuǎn)換器具有十分重要的實踐意義。傳統(tǒng)的DAC 結(jié)構(gòu)有權(quán)電阻結(jié)構(gòu)、R-2R 結(jié)構(gòu)、電荷分布結(jié)構(gòu)等；一般地，電壓型DAC 多用于低速轉(zhuǎn)換器內(nèi)，且電阻結(jié)構(gòu)中電阻的數(shù)量會隨著轉(zhuǎn)換位數(shù)的增加而帶來版圖面積的消耗。因此，在高速、高精度的應用需求下，設計一款性能優(yōu)越的電流舵型DAC 將對通信領(lǐng)域起到推動型的作用。

1 電流舵DAC整體架構(gòu)

高分辨率的DAC 通常采用多變量、多段位、多模式的組合結(jié)構(gòu)。本文所設計的13-bits 電流舵DAC 采用改良后的電流模分段式控制方法，選擇四個子模塊互聯(lián)構(gòu)成，子模塊間的電流滿足權(quán)重關(guān)系，段內(nèi)各支路電流源大小相等。分配四段位的段內(nèi)位數(shù)分別為5bit，1bit，3bit，4bit，最低位單位電流源在輸出電阻上產(chǎn)生的調(diào)節(jié)電壓為0.15mV，滿量程電壓調(diào)節(jié)范圍為0～1.2V。電路整體架構(gòu)包含基準-偏置電路、電流源陣列、開關(guān)驅(qū)動電路、溫度計譯碼電路等。

13-bits DAC 電路結(jié)構(gòu)簡圖如圖1 所示。

2 電路設計

2.1 低段位5-bits DAC

本次DAC 設計中單位電流支路采用壓控電流源方案，產(chǎn)生的兩路偏置電壓分別加在MOS 管柵極產(chǎn)生相應的設計電流。低五位DAC 采用R-2R 結(jié)構(gòu)，其中R 為基本的單位電阻參數(shù)。

當開關(guān)全部斷開時，在VOUT端到地等效為3 個2R 電阻并聯(lián)，此時流過最左端R 電阻的電流為零。當D0為1 時，最低位支路中的電流I0將在R-2R 電阻網(wǎng)絡中進行分配，最低位支路節(jié)點處流過的電流為I0/3，之后R-2R 網(wǎng)絡對該級電流逐級1/2 衰減。因此，低位的I0/3 電流首先在第一個橫向電阻R 上流過，當經(jīng)過第二個橫向電阻R 時，電流開始逐級遞減1/2，經(jīng)過四級橫向電阻1/2 分流后到達輸出端，最終的輸出電流為

2.2 段間電流模塊

整個DAC 系統(tǒng)為線性系統(tǒng)，輸出電壓為多個激勵信號作用的線性疊加，即可分開計算，并統(tǒng)一作線性求和處理。

段間關(guān)系示意圖如圖2 所示。

設R-2R 相鄰段（4bits）的單位電流為I1，則產(chǎn)生的輸出電壓為：

當外部電流源輸入全部為0，僅R-2R 產(chǎn)生激勵作用，則此時的等效電阻為根據(jù)段間權(quán)電流的匹配關(guān)系，可知當且僅當R-2R 的最高位電流開關(guān)打開時，產(chǎn)生的輸出電壓應為鄰近段位電流單獨激勵時產(chǎn)生輸出電壓的一半，即滿足：

由此可得段間子模塊的單位電流大小關(guān)系為：

圖1：13-bits DAC 電路結(jié)構(gòu)簡圖

圖2：段間關(guān)系示意圖

圖3：偏置電路原理圖

圖4：開關(guān)驅(qū)動電路原理圖

圖5：單位溫度計譯碼模塊

圖6：仿真電路圖

圖7：13-bits DAC 動態(tài)仿真輸出波形

在此結(jié)構(gòu)中，提高電流源精度和段間電流的匹配度對DAC 的整體性能十分重要。

單位電流源參數(shù)如表1 所示。

2.3 基本偏置電路

偏置電路中的電壓主要為單位電流元中的壓控管產(chǎn)生偏置電壓，以提供精準的電流，本次設計基準電路溫漂系數(shù)約為10ppm，之后通過電流轉(zhuǎn)電壓結(jié)構(gòu)以及寬擺幅的電壓偏置結(jié)構(gòu)產(chǎn)生偏壓Bias1 與Bias2，為后續(xù)DAC 基本電流單元支路提供穩(wěn)定偏置電壓。

表1：單位電流源參數(shù)

表2：DAC 各權(quán)位靜態(tài)仿真值

圖8：高段位波形動態(tài)性能對比

偏置電路原理圖如圖3 所示。

2.4 開關(guān)驅(qū)動電路

本文中采用的開關(guān)管電路通過合理設置開關(guān)控制信號的交叉點電壓可以有效減小毛刺的發(fā)生，使電路更加穩(wěn)定。輸入信號通過反相器整形控制NMOS 管，同之前原理相同，對OUT 端與OUTB 端保持充放電時間不一致，于是可將兩管同時導通時交叉點的電壓下調(diào)，保證兩個差分管在同一時刻保持全部導通或截止狀態(tài)，避免一開一閉的情況引起隨機大電流，影響DAC 性能。

開關(guān)驅(qū)動電路原理圖如圖4 所示。

2.5 溫度計譯碼電路

在分段式電流舵DAC 設計中，高位輸入碼一般不直接控制電流源陣列，而是通過溫度計譯碼電路轉(zhuǎn)換成相應的溫度計碼，每個溫度計碼再通過開關(guān)驅(qū)動電路控制單獨的電流源支路。

單位溫度計譯碼模塊如圖5 所示。

3 仿真結(jié)果

將所設計的具體電路在Cadence 軟件中進行搭建，得到的電路原理圖如圖6 所示。電路整體分為基準-偏置電路、溫度計碼模塊電路、開關(guān)電壓整形電路、四部分單位電流元電路，其中各部分單位電流元采用同尺寸MOS 管成比例擴大，輸入數(shù)字信號為D0-D12，輸出模擬信號為Y。

圖9：DAC 靜態(tài)輸出波形圖

基于電流舵的13-bits DAC 動態(tài)性能仿真結(jié)果如圖7 所示，滿量程波形如圖7 所示，藍色線條為理想狀態(tài)下的數(shù)模轉(zhuǎn)換器模型輸出波形，對應紅色線條為本文涉及的13-bit DAC 的輸出波形，可看到兩條波形整體擬合度較高，但紅色波形產(chǎn)生的毛刺較多。

由各段位波形放大后觀察，本次設計的DAC 步長變化較為均勻，階梯狀變化比較明顯；將各段位放大進行對比分析，對于高段位而言，以上情況并不太理想，出現(xiàn)實際波形與理想波形稍有偏差的現(xiàn)象，接近滿量程時，這個差值顯得更為明顯。高段位波形動態(tài)性能對比如圖8 所示。

完成DAC 動態(tài)性能仿真后，為了再次驗證其基本功能，對電路進行了靜態(tài)性能的仿真。靜態(tài)性能下不考慮毛刺的產(chǎn)生，輸入信號直接由直流電平進行控制，測試輸出信號電壓值，當每次僅打開一位信號時，其輸出的電壓值滿足權(quán)位比重，符合要求。

DAC 各權(quán)位靜態(tài)仿真值如表2 所示。

輸出的靜態(tài)波形主要有以下幾種情況，圖9（a）-（c）為輸出均為有抖動的情況，輸出的電壓會有上下的波動，約為10 個uV，總體比較輸出電壓較穩(wěn)定，符合要求；圖9（d）為滿量程時的靜態(tài)輸出電壓，由圖可見為1.182V，同動態(tài)性能輸出一致。

4 結(jié)論

本文采用了電流舵段間組合的方法完成了一種數(shù)字模擬轉(zhuǎn)換器的電路設計，所設計的DAC 共有13 位數(shù)字輸入端，輸出的模擬電壓量程為0～1.18V，可對特定需求的電路進行偏置電壓的調(diào)節(jié)，調(diào)節(jié)步長約為0.133mV，電路總功耗為2.34mW。此外，可以通過改變電路中R-2R 結(jié)構(gòu)中的單位電阻大小，完成輸出電壓范圍的調(diào)節(jié)，具有一定的實用性。通過對所設計的DAC 進行前仿驗證，其靜態(tài)性能和動態(tài)性能均較為理想，滿足設計要求。