基于MK.1TE測試系統(tǒng)對芯片靜電放電(ESD)測試分析

呂友成 陳仲永 聶帆宇 葉武劍

摘? 要：ESD是指“靜電釋放”。靜電是一種客觀的自然現(xiàn)象，不均勻分布在芯片本身、人體和機器上以及芯片能夠存在的環(huán)境及周圍的事物上。這些靜止的電荷隨時都可能通過某種方式釋放出來。靜電釋放的特點是高電壓、低電量、小電流和作用時間短。隨著電子學系統(tǒng)和集成電路，比如專用集成電路（ASIC）或“片上系統(tǒng)（SOC）”的復雜度增加，測試和分析集成電路對靜電釋放的防護能力是非常重要的。該文將介紹集成電路產(chǎn)品基于MK.1TE測試系統(tǒng)的ESD測試方法和分析。

關(guān)鍵詞：靜電放電;ESD;MK.1TE測試系統(tǒng);ESD擊穿的臨界電壓

中圖分類號：TN40? 文獻標識碼：A 文章編號：2096-4706（2021）18-0035-05

Abstract： ESD refers to “electrostatic discharge”. Static electricity is an objective natural phenomenon， which is unevenly distributed in the chip itself， human body and machine， as well as the environment and surrounding things where the chip can exist. These static charges may be released in some way at any time. Electrostatic discharge is characterized by high voltage， low electric quantity， small current and short action time. With the increasing complexity of electronic systems and integrated circuits， such as specific integrated circuits （ASIC） or “system on chip （SOC）”， it is very important to test and analyze the protection ability of integrated circuits against electrostatic discharge. This paper will introduce the ESD test method and analysis of integrated circuit products based on MK.1TE test system.

Keywords： electrostatic discharge; ESD; MK.1TE test system; critical voltage of ESD breakdown

0? 引? 言

在半導體工業(yè)中，這幾十年來，集成電路（IC）一直按照摩爾定律前行，芯片的制造工藝已從早期的微米級，經(jīng)歷納米級，發(fā)展到今天的深納米級。芯片上晶體管的數(shù)量呈指數(shù)增長，其性能更好，價格更便宜。 因半導體器件的集成度越來越高，工藝越來越復雜，IC中潛在的破壞性的ESD（Electro-Static discharge）變得越來越重要和典型。有數(shù)據(jù)表明，在硅器件失效模型分布中，在接近50%的EOS案列中大約有10%是ESD引起的。因此，在芯片量產(chǎn)前測試其靜電放電電壓是非常必要的。

1? MK.1TE測試系統(tǒng)

1.1? MK.1TE測試機臺

MK.1TE測試系統(tǒng)是一種基于繼電器的超快ESD和靜態(tài)閂鎖測試系統(tǒng)，用于評估高級IC器件。MK.1TE ESD和靜態(tài)閂鎖測試系統(tǒng)為用戶提供高級功能，用于按照當今的人體模型（HBM）和機器模型（MM）ESD標準測試中等引腳計數(shù)的器件，MK.1TE測試機臺如圖1所示。

1.2? Scimitar軟件

基于Windows的MK.1TE Scimitar軟件直觀而且全面，如圖2所示?？梢钥焖僭O(shè)置測試。通過使用Scimitar的用戶可編程插件功能，不但可以控制外部器件，還可以控制事件觸發(fā)器輸出，后者為外部器件（例如電源）提供TTL控制信號或提供用于觸發(fā)示波器的控制信號，可以在可執(zhí)行測試計劃內(nèi)的任意位置定義并布置靈活的參數(shù)式測試。

2? 靜電放電的模式以及工業(yè)測試標準

根據(jù)ESD產(chǎn)生的原因及其對集成電路放電的方式不同，目前被分類為以下四類。

2.1? 人體放電模式

人體放電模式（Human-BodyModel， HBM）用于集成電路因與帶電人員接觸而產(chǎn)生的放電類型。它由一個充電的100 pF電容組成，通過一個1500歐姆的電阻釋放到集成電路中。MK.1TE測試系統(tǒng)在25 V至8 kV電壓下使用HBM。由于相對緩慢的上升時間和大的串聯(lián)阻抗，HBM是集成電路在器件設(shè)計中最容易處理的常用模型。適用標準MIL-STD 883 G，Method 3015.7、JEDEC EIA/JESD22-A114、ANSI/ESDA/JEDEC JS-001-2017、AEC-Q100-002。其等效電路圖如圖3所示。

2.2? 機器放電模式

機器放電模式（MachineModel，MM）用于測試集成電路對其他類型ESD損傷的敏感性，包括幾種不同的機器模型標準。這些標準都是基于200 pF電容直接放電到IC（通過0 Ω）和串聯(lián)電感的固有系統(tǒng)設(shè)計小于500 nH。這種放電的破壞性是HBM的許多倍。它的波形具有更高的峰值電流，有效地受到集成電路內(nèi)部阻抗的限制（50～500 Ω）。適用標準JEDEC EIA/JESD22-A115、AEC Q100-003。其等效電路圖如圖4所示。

2.3? 器件充電模式

是指IC先因磨擦或其他因素而在IC內(nèi)部積累了大量的靜電電荷，但在靜電積累的過程中沒有釋放通路，IC并未受到損傷。當這種帶有靜電的IC在碰觸到接地面或其他接地良好的物體時，IC內(nèi)部的靜電電荷就會從自身向外流出，造成靜電釋放，此種模式的放電時間可能只在幾ns內(nèi)。適用標準ANSI/ESDA/JEDEC JS-002-2018、AEC-Q100-011、EIA/ESDA-5.3.1。

2.4? 電場感應模式

電場感應模式（Field-InducedModel， FIM）模式的靜電放電發(fā)生是由于外在電場影響芯片電荷引起的。過程類似于器件充電模式（Charged-DeviceModel， CDM），這種模式一般在消費類電子中不會有考量，很少有芯片去進行這種測試。在國際電子工業(yè)標準（EIA/JEDECSTANDARD）中，對此電場感應模式訂定測試規(guī)范（JESD22-C101）。

MK.1TE測試系統(tǒng)支持HBM和MM測試。

3? 建立有效的測試計劃

3.1? 適配測試裝置Socket

根據(jù)被測芯片（DUT）的引腳和封裝，匹配不同的Socket，如圖5所示。

3.2? 靜電放電測試組合

靜電的累積有正的或負的電荷，導致電流釋放通路的方向不同，因此靜電放電測試對同一Pin腳而言是具有正與負兩種極性。HBM與MM靜電放電對IC的放電，有下列測試組合：

（1）All Other Pin TO VSS（±）：把所有分組的每個Pin腳分別對每組VSS進行ZAP，脈沖包括正、負，ZAP要求1至3次，間隔100 ms～1 s，不同標準有不同要求。

（2）All Other Pin TO VDD（±）：把所有分組的每個Pin腳分別對每組VDD進行ZAP，脈沖包括正、負，ZAP要求1至3次，間隔100 ms～1 s，不同標準有不同要求。

（3）I/O TO I/O（±）：把所有分組的每個Pin腳分別對I/O進行ZAP，脈沖包括正、負，ZAP要求1至3次，間隔100 ms～1 s，不同標準有不同要求。

一樣數(shù)量的樣品不同的測試組合，每個組合至少三個樣品，或者所有組合放在一顆樣品上，但每個ZAP水平至少3個樣品。

3.3? 具體實現(xiàn)步驟

根據(jù)所編寫的程序可以快速自動的對所有芯片管腳組合進行ESD應力測試：

（1）創(chuàng)建Device：進行任何測試之前，將DUT信息輸入系統(tǒng)。可以從外部文件導入Device信息，也可以通過從頭定義布局來創(chuàng)建新的Device，如圖6所示。

（2）Pin腳的定義：根據(jù)芯片Datasheet對DUT各個引腳分組定義INPUT、OUTPUT、I/O、POWER、GROUND、N/C、CLOCK、AUX等，如圖7所示。

（3）Mapping：根據(jù)測試夾具的網(wǎng)標，填寫Channel Map，它標示測試夾具Pin和ZapMaster MK系列測試通道Pin之間的連接，如圖8所示。

（4）設(shè)置參數(shù)化數(shù)據(jù)：參數(shù)化數(shù)據(jù)用于確定指定的引腳組是否已損壞。在進行靜電測試前使用參數(shù)獲取預測試結(jié)果，在進行靜電測試后重復使用參數(shù)，確保在進行靜電測試時不會損壞DUT引腳，雖然每個引腳接受相同的ESD應力，參數(shù)測試方法可以是不同類型的引腳。每個引腳組可以有自己的一組參數(shù)測試條件和極限，如圖9所示。

（5）創(chuàng)建Tests和Testplans：對于每個DUT，可以創(chuàng)建多個測試計劃;對于每個測試計劃，必須指定要包括哪些測試;對于每個測試，都可以修改測試的屬性，如圖10所示。

在每一測試模式下，DUT的該測試腳先被系統(tǒng)掃描一次I-V特性曲線，然后Zap一個ESD電壓，之后系統(tǒng)再次掃描該Pin腳I-V特性曲線，并且系統(tǒng)自動把Zap前后掃描的I-V特性曲線對比，檢測該測試腳是否己被ESD所損壞，若該Pin尚未被損壞再去加一個step的ESD電壓，再掃I-V特性曲線與第一次的曲線對比，如此反復直至擊穿，此時的擊穿電壓為ESD擊穿的臨界電壓（ESD failure threshold Voltage）。為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以根據(jù)需要在測試計劃中調(diào)整。

4? 靜電放電故障判斷

IC經(jīng)ESD測試后，常見的有以下三種方法判斷IC是否被ESD損壞。

4.1? 絕對漏電流

在DUT進行ESD測試前，先測試其Pin腳的漏電流，將該數(shù)據(jù)與最終經(jīng)過ESD測試后的Pin腳漏電流進行比較，以確定偏移值。超出允許偏移值（Pin腳的漏電電流超過1 μA （或10 μA））的將被定義為失效。表1列出不同組件類型的特定關(guān)鍵參數(shù)的允許位移值。

4.2? 相對I-V漂移

當IC被ESD測試后，IC的Pin腳內(nèi)部的I-V特性曲線漂移量在30%（20%或10%）。圖11為Pin腳通過ESD測試，圖12中Pin腳經(jīng)過ESD測試后Pin腳I-V特性曲線超過規(guī)定漂移量。MK.1TE測試系統(tǒng)支持I-V曲線跟蹤對比。

4.3? 功能參數(shù)測試法

在IC進行ESD測試之前，應進行完整的功能參數(shù)測試，然后打上ESD測試電壓，再拿去測試其功能是否仍符合原來的規(guī)格，對于高速數(shù)字電路、高性能混合電路、微波/射頻電路、通訊接口電路、CPU芯片、嵌入式存儲器等各類芯片復雜的測試，可以使用ATE機進行測試。

IC經(jīng)靜電放電后失效類型分為兩大類：

（1）致命失效：介質(zhì)擊穿、金屬溶斷、PN結(jié)穿刺、接觸孔金屬電遷移等，它會直接造成開路、短路或漏電增大，導致芯片永久性失效。

（2）性能退化：會造成芯片內(nèi)部電路參數(shù)漂移、壽命降低，影響芯片的工作性能但一般不會立刻導致芯片失效。因此要結(jié)合不同的判定準則標注芯片ESD臨界電壓才更有意義。

圖13為某IC在相對I-V漂移準則下的ESD臨界電壓結(jié)果，幾個測試腳的耐壓值不同，每一Pin腳都有其ESD擊穿的臨界電壓。而此顆IC腳中最小的ESD擊穿的臨界電壓值被定為此顆IC的ESD擊穿的臨界電壓。因此，芯片的ESD設(shè)計應該從整體網(wǎng)絡(luò)去考慮，在不同的網(wǎng)絡(luò)節(jié)點注意內(nèi)部模擬器件的保護，提升芯片所有Pin腳的ESD擊穿的臨界電壓，不要讓其他非ESD保護器件去分擔ESD應力。

5? 結(jié)? 論

集成電路基于MK.1TE測試系統(tǒng)的ESD測試參照I-V特性曲線相對漂移的判斷準則，可檢測IC每個Pin腳的ESD擊穿的臨界電壓，但是由于制造的工藝特性，每顆IC的ESD耐壓值也會有差異，所以在相同批次IC的每組Pin腳測試時，原則上抽樣的IC數(shù)量不少于3顆，其中Pin腳最低的ESD擊穿的臨界電壓為本批次IC的ESD擊穿的臨界電壓，如果抽樣數(shù)越多，芯片ESD的擊穿的臨界電壓值就越精確。

隨著COMS工藝水平的提高，芯片ESD的防護也越來越困難，ESD的保護已經(jīng)不是輸入腳或輸出腳的ESD保護問題，而是全芯片的靜電防護問題。

參考文獻：

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作者簡介：呂友成（1990—），男，漢族，廣西南寧人，測試工程師，本科，研究方向：芯片測試驗證;陳仲永（1983—），男，漢族，廣東陽江人，系統(tǒng)工程師，研究方向：集成電路系統(tǒng)驗證;聶帆宇（1991—），男，漢族，江西撫州人，技術(shù)中心副總經(jīng)理，碩士研究生，研究方向：芯片設(shè)計、測試驗證項目管理;葉武劍（1987—），男，漢族，廣東韶關(guān)人，講師，博士研究生，研究方向：計算機體系結(jié)構(gòu)深度學習。