一種X波段鎖相環(huán)頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

郝延剛，祁 全，吳 梅

(1. 海軍裝備部駐南京地區(qū)第二軍事代表室，南京 211153；2.中國(guó)船舶集團(tuán)有限公司第八研究院，南京 211153)

0 引 言

作為雷達(dá)和通信系統(tǒng)的重要組成部分，頻率合成器在工作時(shí)產(chǎn)生高準(zhǔn)確度和穩(wěn)定度的本振基準(zhǔn)信號(hào)，供雷達(dá)及通信收發(fā)模塊對(duì)載波信號(hào)進(jìn)行調(diào)制解調(diào)及相參處理。[1-3]本振信號(hào)頻譜質(zhì)量的優(yōu)劣直接關(guān)系到雷達(dá)及通信收發(fā)系統(tǒng)的信號(hào)處理能力。高質(zhì)量的頻率合成器可有效提高雷達(dá)接收機(jī)的靈敏度及目標(biāo)檢測(cè)能力，降低通信系統(tǒng)解調(diào)信號(hào)的誤碼率，實(shí)現(xiàn)更加安全準(zhǔn)確的無(wú)線(xiàn)通信。

頻率合成器的主要技術(shù)指標(biāo)有相噪、雜散、跳頻時(shí)間等，其中相噪是衡量頻率合成器輸出信號(hào)質(zhì)量最關(guān)鍵的技術(shù)指標(biāo)。在雷達(dá)系統(tǒng)中，本振信號(hào)的邊帶相噪直接決定接收機(jī)的靈敏度和選擇性，影響雷達(dá)檢測(cè)目標(biāo)的能力。雜散是偏離載波離散頻率上的干擾信號(hào)。它會(huì)與其他信號(hào)混頻產(chǎn)生不期望的噪聲產(chǎn)物，惡化接收機(jī)系統(tǒng)的噪聲系數(shù)和動(dòng)態(tài)范圍。跳頻時(shí)間影響雷達(dá)系統(tǒng)處理數(shù)據(jù)的速度，足夠迅速的跳頻能保證雷達(dá)系統(tǒng)單位時(shí)間內(nèi)實(shí)現(xiàn)頻率快速捷變，提高雷達(dá)對(duì)抗能力。

基于鎖相環(huán)(PLL)技術(shù)的頻率合成器具有較寬的頻率輸出范圍、高雜散抑制和較好的相噪性能，成為現(xiàn)代電子信息系統(tǒng)中應(yīng)用最廣泛的頻率合成器件。本文以PLL頻率合成方法進(jìn)行頻率合成仿真與電路設(shè)計(jì)，并對(duì)其輸出的點(diǎn)頻信號(hào)展開(kāi)研究。

1 結(jié)構(gòu)與理論分析

1.1 PLL結(jié)構(gòu)

PLL是一個(gè)閉環(huán)相位負(fù)反饋系統(tǒng)，其基本結(jié)構(gòu)包括鑒相器(PD)、環(huán)路濾波器(LP)、壓控振蕩器(VCO)。[2]歷經(jīng)數(shù)十年成熟的理論研究和實(shí)踐應(yīng)用，以及數(shù)字技術(shù)的進(jìn)步，現(xiàn)今基于PLL的頻率合成技術(shù)還增加了參考分頻器(R)、環(huán)路分頻器(N)、電荷泵(CP)，稱(chēng)為數(shù)字鎖相環(huán)技術(shù)。

本文基于數(shù)字鎖相環(huán)技術(shù)的PLL頻率合成器結(jié)構(gòu)如圖1所示。

圖1中，鎖相環(huán)路中所用的PLL芯片和VCO芯片采用美國(guó)HITTITE公司的HMC704和HMC509，其主要技術(shù)參數(shù)如下：

PLL芯片HMC704：

? 頻率范圍：DC～8 GHz，fPFD：115 MHz；

? 基底相噪：-233 dBc/Hz。

VCO芯片HMC509：

? 輸出頻率：7.8～8.8 GHz，內(nèi)置二分頻；

? 開(kāi)環(huán)相噪：-115 dBc/Hz@100 kHz；

? 輸出功率：10～15 dBm。

1.2 相噪理論分析

相噪是衡量PLL性能最重要的指標(biāo)。通過(guò)理論分析，對(duì)相噪性能進(jìn)行合理評(píng)估，可為實(shí)際設(shè)計(jì)和測(cè)試提供理論參考。振蕩器的相噪模型依據(jù)leeson相噪方程[4]，如式(1)所示。

(1)

由式(1)可知，相噪的組成成分包含1/fn(n=0～3)，近端相噪主要受閃爍噪聲(又稱(chēng)1/f噪聲)主導(dǎo)。考慮到leeson相噪方程結(jié)構(gòu)復(fù)雜，工程應(yīng)用中難以做到準(zhǔn)確分析。

出于簡(jiǎn)化理論分析需要，工程師在實(shí)際應(yīng)用中更多采用式(2)[4-5]對(duì)PLL的帶內(nèi)相噪性能進(jìn)行粗略評(píng)估。

PN=PN1Hz+10logfPFD+20logN

(2)

式中，PN1Hz是PLL芯片的基底相噪。根據(jù)式(2)，帶內(nèi)相噪主要依賴(lài)于環(huán)路分頻系數(shù)N，其數(shù)值將以20logN惡化。分頻系數(shù)越大，相噪性能越差，因此通過(guò)降低分頻系數(shù)可有效改善帶內(nèi)相噪性能。由于本文所設(shè)計(jì)的PLL頻率合成器產(chǎn)生點(diǎn)頻信號(hào)，無(wú)需考慮頻率步進(jìn)，在保證環(huán)路工作穩(wěn)定的前提下應(yīng)盡可能設(shè)置大的鑒頻鑒相頻率fPFD，從而降低分頻系數(shù)，改善帶內(nèi)相噪性能。

2 設(shè)計(jì)與實(shí)現(xiàn)

根據(jù)要求，所設(shè)計(jì)的PLL頻率合成器產(chǎn)生8.4 GHz的點(diǎn)頻信號(hào)。PLL芯片HMC704整數(shù)模式下fPFD高達(dá)115 MHz，此處設(shè)置fPFD=100 MHz，以獲得較好的相噪指標(biāo)。首先對(duì)PLL的相噪性能進(jìn)行必要的仿真分析，初步評(píng)估系統(tǒng)性能，進(jìn)而優(yōu)化相關(guān)設(shè)計(jì)。

2.1 環(huán)路濾波器設(shè)計(jì)與相噪仿真

環(huán)路帶寬的設(shè)置是PLL頻率合成器調(diào)試最重要的工作之一。若設(shè)置的環(huán)路帶寬較寬，則鎖定時(shí)間變短，但因?yàn)V波不充分將產(chǎn)生較大雜散信號(hào)，反之鎖定時(shí)間變長(zhǎng)。若無(wú)特別要求，出于折中考慮，通常設(shè)置環(huán)路帶寬值為PLL芯片和VCO芯片相噪值相等處的頻率，這樣可最大限度地兼顧鎖定時(shí)間和雜散指標(biāo)。

根據(jù)式(2)可得，PLL帶內(nèi)相噪理論值為

=-114.5 dBc/Hz

參考VCO芯片的相噪測(cè)試圖[5]，兩者在頻偏100 kHz處相近，因此在仿真初期可設(shè)置環(huán)路帶寬值為100 kHz左右。仿真過(guò)程中，當(dāng)設(shè)置環(huán)路帶寬100 kHz時(shí)，在環(huán)路的“肩膀”處出現(xiàn)了較大的過(guò)沖現(xiàn)象。此處的相噪甚至高達(dá)-90 dBc/Hz，而且整體近端相噪也有所抬升，無(wú)法滿(mǎn)足實(shí)際應(yīng)用。因此，需要適當(dāng)增大環(huán)路帶寬。經(jīng)過(guò)反復(fù)仿真，最終設(shè)置帶寬300 kHz。圖2是設(shè)置帶寬300 kHz的相噪仿真曲線(xiàn)。從圖中可以看出，從1～100 kHz的近端相噪均優(yōu)于-100 dBc/Hz?？紤]到PLL的電荷泵電壓無(wú)法滿(mǎn)足VCO的高調(diào)諧電壓，環(huán)路濾波器采用有源四階結(jié)構(gòu)[6]，如圖3所示。表1給出環(huán)路濾波器的元件參數(shù)。

2.2 版圖實(shí)現(xiàn)與測(cè)試

PCB測(cè)試版圖如圖4所示。采用外部連接100 MHz恒溫晶振OCXO和89C2051單片機(jī)控制，版面尺寸60 mm·60 mm。若合理布局，并采用更小封裝的基礎(chǔ)元器件，可進(jìn)一步縮小尺寸。為了獲得較純凈的反饋信號(hào)頻譜，抑制諧波分量或雜散信號(hào)對(duì)PLL的調(diào)制，在VCO輸出反饋端設(shè)計(jì)了一個(gè)低通濾波器。

圖2 相噪仿真曲線(xiàn)

表1 環(huán)路濾波器參數(shù)

圖4 測(cè)試版圖示意

圖5是Span分別設(shè)置為1 GHz和10 MHz時(shí)的輸出頻譜圖。從圖中可以看出，寬掃頻和窄掃頻下的頻譜均非常純凈，頻率準(zhǔn)確鎖定在8.4 GHz處。

利用信號(hào)源分析儀E5052B測(cè)試得到的相噪曲線(xiàn)和頻率穩(wěn)定度如圖6所示。圖2與之比較可發(fā)現(xiàn)，兩者相噪曲線(xiàn)吻合較好，驗(yàn)證了仿真結(jié)果的可靠性。從圖6得到，相噪曲線(xiàn)上無(wú)明顯參考雜散干擾和工頻諧波信號(hào)，1 kHz頻偏處的相噪優(yōu)于-100 dBc/Hz，10和100 kHz頻偏處的相噪接近-110 dBc/Hz，1 MHz頻偏處的相噪優(yōu)于-120 dBc/Hz。頻率抖動(dòng)達(dá)到亞皮秒級(jí)，在100 Hz～100 kHz帶寬內(nèi)，抖動(dòng)低于160 fs。輸出功率約4.9 dBm，注意到測(cè)試所用線(xiàn)纜在8.4 GHz處的損耗約5 dB，SMA轉(zhuǎn)接頭和走線(xiàn)損耗約2 dB，故實(shí)際輸出功率可達(dá)12 dBm，與VCO芯片所給指標(biāo)是一致的，能夠滿(mǎn)足一般收發(fā)系統(tǒng)對(duì)功率的指標(biāo)要求。

圖6 相噪和頻率穩(wěn)定度測(cè)試結(jié)果

3 測(cè)試數(shù)據(jù)分析

理論研究表明，PLL的近端相噪主要由參考源和PLL的相噪特性決定，而遠(yuǎn)端相噪由VCO的相噪特性決定。從仿真曲線(xiàn)可以看出，OCXO只在非?？拷敵鲱l率(頻偏100 Hz以?xún)?nèi))時(shí)才對(duì)相噪起決定作用，而環(huán)路濾波器截止頻率附近的相噪性能又同時(shí)受到多個(gè)器件影響，無(wú)法準(zhǔn)確分析各器件對(duì)相噪的貢獻(xiàn)。考慮到雷達(dá)系統(tǒng)對(duì)載波信號(hào)的近端相噪有較高要求，因此主要分析頻偏1 ～100 kHz范圍內(nèi)的相噪性能。

根據(jù)1.2節(jié)的分析，評(píng)估PLL帶內(nèi)相噪性能時(shí)忽略了閃爍噪聲對(duì)近端相噪(頻偏100 Hz～1 kHz以?xún)?nèi))的影響。假設(shè)閃爍噪聲與基底噪聲對(duì)PLL近端相噪的貢獻(xiàn)是相同的，則相較僅受基底噪聲的貢獻(xiàn)，理論相噪在此頻率范圍內(nèi)將會(huì)惡化3 dB。參考芯片數(shù)據(jù)手冊(cè)、理論分析和實(shí)測(cè)數(shù)據(jù)，匯總得到圖7。

根據(jù)圖7所示，實(shí)測(cè)曲線(xiàn)與理論曲線(xiàn)具有一致的變化趨勢(shì)。實(shí)測(cè)值與理論值最大相差7.1 dB@1 kHz，最小相差5.1 dB@100 kHz。一方面，簡(jiǎn)化理論分析后削弱了閃爍噪聲對(duì)近端相噪的決定影響，從而導(dǎo)致1 kHz處的差值最大；另一方面，PLL受到電源紋波和工頻等干擾對(duì)帶內(nèi)相噪的調(diào)制，且未采取有效的電磁屏蔽措施，惡化了EMC特性。

圖7 近端相噪理論值與實(shí)測(cè)值比較圖

綜上所述，所實(shí)現(xiàn)的PLL頻率合成器采用大鑒頻鑒相頻率，輸出點(diǎn)頻信號(hào)具有優(yōu)異的相噪和雜散特性，達(dá)到了設(shè)計(jì)要求。通過(guò)充分的電源去耦和電磁屏蔽，近端相噪性能仍有提升的空間。通過(guò)進(jìn)一步合理設(shè)置環(huán)路濾波器帶寬和相位裕度，有望改善過(guò)沖效應(yīng)和遠(yuǎn)端相噪性能。

4 結(jié)束語(yǔ)

本文設(shè)計(jì)了一個(gè)X波段的PLL頻率合成器。測(cè)試結(jié)果顯示，輸出信號(hào)頻率為8.4 GHz，頻譜質(zhì)量純凈，無(wú)明顯雜散干擾，1 kHz頻偏處的相噪優(yōu)于-100 dBc/Hz，可為雷達(dá)收發(fā)系統(tǒng)提供優(yōu)質(zhì)的本振信號(hào)。