Camera Link圖像數(shù)據(jù)接口的FPGA實(shí)現(xiàn)

甄國(guó)涌，何方城，單彥虎

(中北大學(xué)，儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西太原 030051 )

0 引言

隨著工業(yè)相機(jī)等圖像視頻傳輸設(shè)備的不斷發(fā)展，圖像接口的傳輸效率與圖像精度要求也越來(lái)越高，Camera Link標(biāo)準(zhǔn)接口可以為數(shù)字相機(jī)提供靈活可靠的連接，同時(shí)高速度和抗干擾的特點(diǎn)也使其在各個(gè)領(lǐng)域被廣泛使用[1]。目前，圖像傳輸接口在實(shí)際工程應(yīng)用中通常會(huì)采用Camera Link專用轉(zhuǎn)接芯片的形式，如DS90CR286等串并轉(zhuǎn)換器，這樣不僅傳輸速率會(huì)受到芯片限制，還會(huì)占用大量硬件空間和主控芯片的I/O口資源，不利于產(chǎn)品小型化和低成本的需求[2]。

本方案直接采用FPGA來(lái)實(shí)現(xiàn)Camera Link標(biāo)準(zhǔn)接口的圖像數(shù)據(jù)接收，利用FPGA內(nèi)部串并轉(zhuǎn)換集成模塊來(lái)替代專用轉(zhuǎn)接芯片，使用FPGA原語(yǔ)，通過(guò)內(nèi)部接口單元將LVDS圖像數(shù)據(jù)解串為28位并行數(shù)據(jù)，數(shù)據(jù)編幀單元對(duì)有效信號(hào)進(jìn)行編幀和處理后寫入FIFO存儲(chǔ)。傳輸速度可以達(dá)到110 MB/s，在提高了系統(tǒng)編碼靈活性的同時(shí)，也有利于提升系統(tǒng)集成度[3]。

1 Camera Link接口原理與設(shè)計(jì)

1.1 Camera Link接口原理

Camera Link協(xié)議是針對(duì)數(shù)字相機(jī)的圖像數(shù)據(jù)傳輸所提出的接口標(biāo)準(zhǔn)，總線接口包括圖像、控制和串行通信信號(hào)，傳輸速度最高可達(dá)到2.386 Gbit/s，在工業(yè)領(lǐng)域中高速度應(yīng)用、大數(shù)據(jù)量傳輸?shù)谋尘跋?，Camera Link接口標(biāo)準(zhǔn)顯得尤為重要。本設(shè)計(jì)中圖像數(shù)據(jù)和時(shí)鐘信號(hào)以低壓差分(LVDS)的形式直接傳輸至FPGA內(nèi)部進(jìn)行解串，可以有效避免傳輸過(guò)程中的電磁干擾[4]。數(shù)據(jù)傳輸模式采用單倍速率傳輸?shù)腟DR模式，每個(gè)數(shù)據(jù)位的變化都在時(shí)鐘高低電平變化時(shí)刻產(chǎn)生[5]。

1.2 FPGA的Camera Link接收端設(shè)計(jì)

本方案采用Spartan-6系FPGA芯片，對(duì)IP核原語(yǔ)進(jìn)行適當(dāng)修改后，通過(guò)FPGA內(nèi)部串并轉(zhuǎn)換模塊，實(shí)現(xiàn)了以Camera Link協(xié)議為標(biāo)準(zhǔn)的圖像數(shù)據(jù)接收端口[6]。端口以4路LVDS圖像數(shù)據(jù)和1路LVDS時(shí)鐘信號(hào)進(jìn)行接收，實(shí)現(xiàn)原理是通過(guò)FPGA內(nèi)部的級(jí)聯(lián)ISERDES(解串器)進(jìn)行1∶7轉(zhuǎn)換，得到28位并行信號(hào)。在LVDS數(shù)據(jù)接收時(shí)，為了提高傳輸效率，Camera Link接口的數(shù)據(jù)要進(jìn)行相位對(duì)齊：輸入延時(shí)單元IODELAY是通過(guò)對(duì)數(shù)據(jù)采樣時(shí)鐘PLL_clk進(jìn)行一定頻率的延遲，利用動(dòng)態(tài)時(shí)鐘、數(shù)據(jù)相位調(diào)整單元，來(lái)保證時(shí)鐘采樣點(diǎn)位于輸入數(shù)據(jù)窗口的中間，以達(dá)到時(shí)鐘與數(shù)據(jù)同步傳輸，從而確保了大批量數(shù)據(jù)可持續(xù)正確接收[7]。輸入時(shí)鐘信號(hào)通過(guò)IODELAY進(jìn)行延時(shí)，經(jīng)過(guò)相位調(diào)整模塊，所產(chǎn)生的Bitslip子模塊對(duì)ISERDES模塊中的并行數(shù)據(jù)重新排序，以便將解串器所接收重復(fù)串行模式的每種組合都送至FPGA內(nèi)部邏輯，可以有效避免數(shù)據(jù)丟失。其原理構(gòu)架如圖1所示。

圖1 FPGA內(nèi)部原理構(gòu)架

2 邏輯設(shè)計(jì)

在不使用專用轉(zhuǎn)接芯片時(shí)，本方案的接收端邏輯設(shè)計(jì)如下：LVDS數(shù)據(jù)碼流直接以FPGA I/O口進(jìn)行輸入，通過(guò)內(nèi)部接口單元，轉(zhuǎn)為28位并行數(shù)據(jù)和時(shí)鐘信號(hào)PCLK，在經(jīng)過(guò)數(shù)據(jù)編幀單元處理后，以FIFO使能信號(hào)FIFO_we為控制，將8位有效數(shù)據(jù)以固定幀結(jié)構(gòu)寫入FIFO緩存。具體實(shí)現(xiàn)流程框圖如圖2所示。

圖2 總流程框圖

2.1 Camera Link端口映射

Camera Link標(biāo)準(zhǔn)中的28位圖像數(shù)據(jù)信號(hào)是接收端的關(guān)鍵，其中FVAL(幀同步信號(hào))、LVAL(行同步信號(hào))和DVAL(數(shù)據(jù)有效信號(hào))控制圖像數(shù)據(jù)的接收[8]。FPGA作為接收端可以將外部輸入的4對(duì)差分圖像數(shù)據(jù)信號(hào)，解串為28位并行信號(hào)。本方案采用Base型圖像傳輸模式，有效圖像數(shù)據(jù)為8位。根據(jù)Camera Link協(xié)議對(duì)TX/RX端口的28位數(shù)據(jù)信號(hào)以抽象化形式分為PortA/B/C，由于設(shè)計(jì)中約定每幅圖像數(shù)據(jù)格式為1 920×1 080，數(shù)據(jù)大小為4.147 Mbyte，每2個(gè)字節(jié)表示1個(gè)像素點(diǎn)，所以只采用PortA的8位數(shù)據(jù)為圖像有效數(shù)據(jù)，可以達(dá)到在1 s內(nèi)連續(xù)發(fā)送并接收10幅圖像。Camera Link Port端口映射表和信號(hào)時(shí)序圖分別如表1、圖3所示。

表1 Camera Link Port端口映射表

圖3 Camera Link端口映射時(shí)序

2.2 數(shù)據(jù)接收端邏輯實(shí)現(xiàn)

當(dāng)幀同步信號(hào)為“1”時(shí)表示相機(jī)即將發(fā)送新一幀圖像數(shù)據(jù)，行同步信號(hào)由“0”變?yōu)椤?”瞬間即預(yù)發(fā)送新一行數(shù)據(jù)。若相機(jī)開始發(fā)送圖像數(shù)據(jù)，則數(shù)據(jù)有效信號(hào)置為“1”。在時(shí)鐘信號(hào)的同步下，圖像數(shù)據(jù)可進(jìn)行有效傳輸。具體時(shí)序如圖4所示。

圖4 Camera Link信號(hào)接收時(shí)序

本設(shè)計(jì)中圖像傳輸時(shí)鐘頻率為54 MHz，所以接收端經(jīng)接口單元時(shí)鐘模塊的輸出時(shí)鐘頻率也為54 MHz。為防止傳輸過(guò)程中數(shù)據(jù)丟失，只有當(dāng)控制邏輯檢測(cè)到接收端與發(fā)送端的時(shí)鐘同步后，再對(duì)各控制信號(hào)進(jìn)行判斷，并開始接收數(shù)據(jù)。編幀單元將經(jīng)過(guò)解串后的28位并行數(shù)據(jù)進(jìn)行編幀，在保留8位有效數(shù)據(jù)的同時(shí)去除無(wú)效數(shù)據(jù)。在數(shù)據(jù)寫入FIFO時(shí)，要對(duì)有效圖像數(shù)據(jù)加入幀標(biāo)識(shí)、幀計(jì)數(shù)、TIC(時(shí)間)計(jì)數(shù)等信息，統(tǒng)一形成記錄數(shù)據(jù)幀。由于每幀的數(shù)據(jù)為連續(xù)發(fā)送且數(shù)據(jù)量約為150 KB，為避免在數(shù)據(jù)幀中加入幀標(biāo)識(shí)的時(shí)間過(guò)于緊湊，邏輯設(shè)計(jì)在DVAL信號(hào)為高時(shí)先將幀標(biāo)識(shí)寫入，等待FVAL信號(hào)為高后再將每一位TIC計(jì)數(shù)依次寫入reg_a/b/c寄存器，最后移位寄存器寫入后級(jí)緩存，以此進(jìn)行循環(huán)。當(dāng)檢測(cè)到DVAL為低時(shí)，F(xiàn)IFO使能信號(hào)FIFO_we關(guān)閉，停止數(shù)據(jù)寫入。具體數(shù)據(jù)接收端邏輯流程框圖如圖5所示。

圖5 接收端邏輯流程框圖

3 測(cè)試結(jié)果與分析

為驗(yàn)證以FPGA實(shí)現(xiàn)Camera Link圖像接口設(shè)計(jì)的正確性和可靠性，搭建了模擬圖像發(fā)送測(cè)試平臺(tái)，可完成控制指令發(fā)送及狀態(tài)監(jiān)測(cè)、數(shù)據(jù)預(yù)處理與丟幀檢測(cè)功能，并在軟件界面顯示。圖像信號(hào)發(fā)生板卡采用Camera Link專用轉(zhuǎn)接芯片DS90CR285，用來(lái)模擬相機(jī)通過(guò)Camera Link發(fā)送圖像數(shù)據(jù)，所發(fā)送模擬數(shù)據(jù)為自遞增數(shù)，接口頻率為54 MHz。最后使用ChipScope軟件對(duì)Camera Link接口接收端進(jìn)行邏輯仿真，所抓信號(hào)為8位圖像數(shù)據(jù)和控制信號(hào)，其中DVAL為數(shù)據(jù)有效信號(hào)，在保持高電平時(shí)有效數(shù)據(jù)開始發(fā)送。接口接收到數(shù)據(jù)后進(jìn)行編幀，然后上傳至上位機(jī)進(jìn)行分解、校驗(yàn)。經(jīng)多次測(cè)試驗(yàn)證與校驗(yàn)并無(wú)誤碼顯示，測(cè)試結(jié)果符合設(shè)計(jì)要求。仿真結(jié)果和圖像數(shù)據(jù)分解結(jié)果分別如圖6、圖7所示。

圖6 接收端信號(hào)仿真

圖7 圖像數(shù)據(jù)分解結(jié)果

4 結(jié)束語(yǔ)

通過(guò)FPGA內(nèi)部IP核原語(yǔ)直接實(shí)現(xiàn)Camera Link標(biāo)準(zhǔn)接口的圖像數(shù)據(jù)接收，經(jīng)接口仿真試驗(yàn)和配套測(cè)試臺(tái)測(cè)試，驗(yàn)證了本設(shè)計(jì)在圖像接收過(guò)程中的高效性和高可靠性[9]。相比傳統(tǒng)使用Camera Link轉(zhuǎn)接芯片的方法，本方案顯著減少了硬件布局空間和主控芯片I/O口資源占有率，進(jìn)一步提升了系統(tǒng)集成度，利于產(chǎn)品小型化發(fā)展，具有高可靠性和實(shí)際利用價(jià)值[10]。