一種FPGA實(shí)現(xiàn)的全數(shù)字鎖相環(huán)＊

閻昌國，李 青，馬登秋，安 玉

（遵義師范學(xué)院 工學(xué)院，貴州 遵義563006）

隨著科學(xué)技術(shù)的快速發(fā)展，鎖相環(huán)技術(shù)已被廣泛地應(yīng)用在了通信、測量、自動控制等領(lǐng)域[1-3]。面對當(dāng)下改善生態(tài)環(huán)境、解決能源短缺的緊迫問題，諸如太陽能、風(fēng)能、核能等新能源發(fā)電成了良好的方案，其并網(wǎng)運(yùn)行的應(yīng)用便成為了潮流趨勢[4-6]。其中，新能源發(fā)電系統(tǒng)能否實(shí)現(xiàn)并網(wǎng)運(yùn)行，關(guān)鍵技術(shù)就在于鎖相環(huán)是否能夠有效并準(zhǔn)確地保證并網(wǎng)逆變器輸出的電流始終跟隨電網(wǎng)電壓的頻率與相位。而傳統(tǒng)的鎖相環(huán)主要由模擬電路實(shí)現(xiàn)，因存在直流零點(diǎn)漂移與器件飽和現(xiàn)象，易受溫度與電源的影響，會導(dǎo)致鎖相環(huán)跟蹤精度下降[7]。EDA（電子設(shè)計自動化）技術(shù)的發(fā)展，為克服模擬電路固有缺陷實(shí)現(xiàn)全數(shù)字化提供了良好的路徑[8]。為此，本文以FPGA（現(xiàn)場可編程門陣列）為載體，提出了一種全數(shù)字鎖相環(huán)的實(shí)現(xiàn)方案，詳細(xì)分析了該方案的工作原理，通過邏輯仿真與實(shí)驗(yàn)結(jié)果表明該方案能有效地跟蹤電網(wǎng)電壓頻率與相位，可以應(yīng)用到新能源并網(wǎng)發(fā)電系統(tǒng)中。

1 工作原理分析

全數(shù)字鎖相環(huán)的原理圖如圖1所示，它主要由鑒相器、K?？赡嬗嫈?shù)器、脈沖加減控制電路與N分頻電路四個部分組成。鑒相器實(shí)際上是一個相位比較器，有兩個輸入端口，即輸入信號fin與外部的過零檢測電路[9]相連，另一端接鎖相環(huán)的輸出反饋信號fout；有三個輸出控制信號，即超前信號qian（反饋信號相位超前于輸入信號時有效）、滯后信號hou（反饋信號相位落后于輸入信號時有效）、誤差信號updn（反饋信號與輸入信號之間有相位差時有效）。K?？赡嬗嫈?shù)器可逆計算器用于消除相位誤差，在updn為有效電平時工作，若此時qian有效，則K模可逆計數(shù)器作減計數(shù)，當(dāng)K等于零時，輸出一個借位脈沖信號dec；若此時hou有效，則作為加計數(shù)，當(dāng)K等于模值時，輸出進(jìn)位脈沖信號inc。脈沖加減電路與N分頻電路構(gòu)成數(shù)字壓控振蕩器，當(dāng)dec為有效電平時，脈沖加減控制電路會在本地時鐘上減去一個周期來調(diào)整相位；反之，當(dāng)inc為有效電平時，則會加上一個周期來調(diào)整相位，如此反復(fù)工作最終實(shí)現(xiàn)相位同步。圖1中Mf0為K?？赡嬗嫈?shù)器本地時鐘，2Nf0為N分頻電路的時鐘，這里取M=2N，f0為預(yù)設(shè)值。

圖1全數(shù)字鎖相環(huán)原理圖

2 設(shè)計與實(shí)現(xiàn)

在設(shè)計之前，還必須先確定圖1中各參數(shù)。因本文所提出的方案主要是用于跟蹤電網(wǎng)電壓頻率和相位，因此此時f0應(yīng)取50 Hz。

假定新能源發(fā)電系統(tǒng)中并網(wǎng)逆變器的功率開關(guān)管所需的三角載波頻率為60 kHz，可計算出N=1 200（一個調(diào)制周期需要的采樣點(diǎn)數(shù)，其中調(diào)制周期為20 ms），M=2 400。而K值的大小將會影響鎖相環(huán)的跟蹤快慢，一般在20～217范圍內(nèi)取值，該方案是通過不斷的測試來確定K的取值的，最終選取K=4。為此，在FPGA開發(fā)環(huán)境中，通過編寫VHDL語言、利用開發(fā)環(huán)境已有數(shù)字模塊，搭建出了如圖2所示的全數(shù)字鎖相環(huán)的FPGA硬邏輯電路圖。

為了驗(yàn)證所設(shè)計的全數(shù)字鎖相環(huán)硬邏輯電路的正確性，將上述電路模塊經(jīng)編譯、綜合、仿真后得到了如圖3所示的邏輯功能仿真結(jié)果。其中，仿真時本地時鐘clk取0.12 MHz。由圖3可知，fout與fin的相位差隨著時間的推移在逐步減小，且在仿真運(yùn)行到210 ms附近時完成鎖相，從而實(shí)現(xiàn)了輸出信號fout對輸入信號fin的同步跟蹤。

圖2 FPGA實(shí)現(xiàn)的全數(shù)字鎖相環(huán)硬邏輯電路圖

圖3全數(shù)字鎖相環(huán)邏輯功能仿真結(jié)果

3 實(shí)驗(yàn)驗(yàn)證

因邏輯功能仿真僅驗(yàn)證了該方案的邏輯功能是正確的，要驗(yàn)證該方案的可行性與有效性，還需進(jìn)行實(shí)驗(yàn)驗(yàn)證。因此，將所搭建的硬邏輯電路編譯載入FPGA中進(jìn)行了實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果如圖4所示。

圖4實(shí)驗(yàn)測試波形

實(shí)驗(yàn)時，CH1為與電網(wǎng)電壓同頻率的標(biāo)準(zhǔn)50 Hz方波（用于模擬電網(wǎng)電壓經(jīng)過零檢測電路捕獲后的方波信號），CH2為經(jīng)FPGA實(shí)現(xiàn)的全數(shù)字鎖相環(huán)的輸出波形。可以看出，輸出信號CH2的相位隨著時間的演變在逐步調(diào)整，最終與輸入信號CH1同步，實(shí)現(xiàn)同步鎖相。

4 結(jié)論

以新能源并網(wǎng)發(fā)電的良好趨勢為背景，提出了一種用于同步跟蹤電網(wǎng)電壓頻率與相位的全數(shù)字鎖相環(huán)方案，分析了該方案的工作原理，提供了所需參數(shù)的設(shè)置方法，完成了該方案的FPGA設(shè)計與實(shí)現(xiàn)。最后通過邏輯仿真與實(shí)驗(yàn)結(jié)果證實(shí)了該方案的可行性與有效性。