高性能模數(shù)變換器測(cè)試平臺(tái)設(shè)計(jì)

范 威， 全大英， 漸 歡， 樓喜中

(中國(guó)計(jì)量大學(xué)信息工程學(xué)院,浙江省電磁波信息技術(shù)與計(jì)量檢測(cè)重點(diǎn)實(shí)驗(yàn)室,杭州 310018)

隨著雷達(dá)和通信技術(shù)的發(fā)展,應(yīng)用于數(shù)字信號(hào)處理設(shè)備的模數(shù)變換技術(shù)也在不斷進(jìn)步。近年來(lái)模數(shù)變換器(analog-to-digital converter,ADC)的采樣率、支持的信號(hào)帶寬、分辨率、動(dòng)態(tài)范圍均得到了很大提高。高達(dá)數(shù)GSPS(gigabit samples per second)直接采樣的ADC器件不斷出現(xiàn)。部分器件內(nèi)部集成了先進(jìn)的數(shù)字下變頻器(direct digital controller, DDC)和數(shù)控振蕩器(numerically controlled oscillator, NCO),進(jìn)一步擴(kuò)展了ADC器件的功能,使得這些器件的應(yīng)用更加靈活。

ADC器件的高帶寬、高采樣率和高分辨率發(fā)展趨勢(shì),使得應(yīng)用ADC時(shí)對(duì)于硬件設(shè)計(jì)的要求越來(lái)越高。為了滿足高帶寬和高采樣率,需要在電路設(shè)計(jì)的時(shí)候做好信號(hào)完整性設(shè)計(jì),而高分辨率和高動(dòng)態(tài)范圍則要求控制好電路板級(jí)的噪聲電平和時(shí)鐘性能,這些要求使得ADC應(yīng)用電路的設(shè)計(jì)變得頗具挑戰(zhàn)性。不僅如此,由于采樣率和分辨率的提高,促使ADC設(shè)計(jì)廠商拋棄傳統(tǒng)的基于并口或者LVDS(low-voltage differential signaling)并口設(shè)計(jì)的數(shù)據(jù)接口,轉(zhuǎn)而采用基于JESD204B協(xié)議的高速串行數(shù)據(jù)接口。這些高速串口線速率高達(dá)數(shù)Gbps (gigabits per second)甚至超過(guò)10 Gbit/s,進(jìn)一步加劇了ADC應(yīng)用電路的設(shè)計(jì)難度。

為了降低ADC應(yīng)用電路設(shè)計(jì)風(fēng)險(xiǎn),幫助系統(tǒng)設(shè)計(jì)階段的器件選型,有必要提前評(píng)估ADC性能及其應(yīng)用電路設(shè)計(jì)的有效性。不僅如此,ADC研發(fā)和生產(chǎn)過(guò)程中,也有必要對(duì)于產(chǎn)品進(jìn)行驗(yàn)證和測(cè)試。因此,近年來(lái)不斷地有研究人員研究ADC的性能測(cè)試算法,進(jìn)而設(shè)計(jì)通用的高性能ADC測(cè)試平臺(tái),以滿足不同接口ADC的研發(fā)驗(yàn)證、生產(chǎn)測(cè)試和應(yīng)用評(píng)估[1-2]。

ADC的性能特性可以分為兩類:分別是靜態(tài)特性與動(dòng)態(tài)特性,ADC的靜態(tài)特性參數(shù)包括失調(diào)、增益誤差、精度、偏置誤差、微分非線性(integral nonlinearity, INL)和積分非線性(differential nonlinearity, DNL)等[3-5],動(dòng)態(tài)特性的參數(shù)包括信噪比、有效位、信納比、總諧波失真和無(wú)雜散動(dòng)態(tài)范圍等[6-8]。一般而言,主要在時(shí)域采用波形統(tǒng)計(jì)的方法測(cè)試ADC的靜態(tài)性能,而主要采用正弦波擬合法和頻域分析的方法測(cè)試ADC的動(dòng)態(tài)性能[9]。頻域分析方法與正弦波擬合法對(duì)比,其優(yōu)點(diǎn)是不會(huì)引入信源噪聲,可以更好地消除電路的干擾,能測(cè)試ADC更多的動(dòng)態(tài)性能指標(biāo)參數(shù)[10]。由于信號(hào)已經(jīng)變換成數(shù)字信號(hào),頻譜分析時(shí)往往采用快傅里葉變換(fast Fourier transformation, FFT)計(jì)算采集樣本的頻譜。

文獻(xiàn)[11]設(shè)計(jì)了一種基于MATLAB軟件與邏輯分析儀結(jié)合大型混合測(cè)試系統(tǒng)的測(cè)試平臺(tái),用于測(cè)試ADC性能參數(shù)。其缺點(diǎn)是采用的設(shè)備價(jià)格昂貴,測(cè)試人員操作的難度很大,因而限制了其應(yīng)用范圍。文獻(xiàn)[12]提出的基于單片機(jī)測(cè)試ADC系統(tǒng)的測(cè)試平臺(tái),因?yàn)闀r(shí)鐘的頻率較低,所以無(wú)法滿足高速ADC數(shù)據(jù)采集與傳輸,只能實(shí)現(xiàn)簡(jiǎn)單的測(cè)試ADC算法,不具備測(cè)試高速ADC動(dòng)態(tài)特性的能力。文獻(xiàn)[13]基于DSP測(cè)試ADC系統(tǒng)的測(cè)試平臺(tái),能夠?qū)崿F(xiàn)復(fù)雜的測(cè)試算法,但是由于DSP外圍I/O(input/output)接口相對(duì)固定,難以實(shí)現(xiàn)不同接口的ADC測(cè)試,且工作頻率不能滿足部分高速ADC的采樣率,因此該測(cè)試平臺(tái)的通用性和實(shí)用性有待提高。

為了克服已有的測(cè)試平臺(tái)在通用性、高性能、便攜性及成本上的不足,在分析性能參數(shù)、測(cè)試算法及其實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上,采用FPGA(field-programmable gate array)和DSP(digital signal processor)器件并基于ANSI(American national standards institute)57.1—2008標(biāo)準(zhǔn)定義的FMC(FPGA mezzanine card)子母卡結(jié)構(gòu),設(shè)計(jì)一種通用的ADC性能測(cè)試平臺(tái),以實(shí)現(xiàn)LVCMOS(low-voltage CMOS)、LVDS、JESD204B等接口的ADC測(cè)試和功能驗(yàn)證。

1 ADC的主要性能參數(shù)分析

在分析ADC的主要性能參數(shù)及其計(jì)算方法的基礎(chǔ)上,給出一種適用于DSP實(shí)現(xiàn)的ADC動(dòng)態(tài)參數(shù)計(jì)算方法。

1.1 ADC的主要性能參數(shù)

雷達(dá)和通信系統(tǒng)對(duì)模擬信號(hào)進(jìn)行采樣的時(shí)候,開(kāi)發(fā)人員關(guān)心的指標(biāo)包括采樣率、采樣精度、量化噪聲、信噪比、寄生、諧波和動(dòng)態(tài)范圍等。當(dāng)一個(gè)純凈正弦波輸入ADC,采集得到的數(shù)字信號(hào)的典型頻譜如圖1所示。

圖1 ADC典型參數(shù)的頻域解釋Fig.1 Description of typical parameters in frequency domain

圖1在ADC采集的純凈正弦波的頻譜上,給出了在奈奎斯特(Nyquist)帶寬內(nèi)ADC主要的動(dòng)態(tài)性能參數(shù)模型。對(duì)照?qǐng)D1,可以依次給出主要?jiǎng)討B(tài)參數(shù)的定義。

有效位數(shù)(effective number of bits, ENOB):失真與噪聲存在時(shí),ADC可以達(dá)到的有效位數(shù),一般通過(guò)信納比SINAD計(jì)算,有效位數(shù)ENOB的計(jì)算公式為

在工程實(shí)際中,將上述的指標(biāo)稱為ADC的動(dòng)態(tài)性能指標(biāo)。根據(jù)圖1及式(1)～式(5),常用的ADC動(dòng)態(tài)指標(biāo)測(cè)試方法為頻譜的分析的方法。其基本原理為將純凈正弦波輸入到ADC的模擬信號(hào)輸入端,采集得到數(shù)字信號(hào),對(duì)數(shù)字信號(hào)進(jìn)行頻譜分析,獲得信號(hào)、諧波、雜散、噪聲功率,最后計(jì)算得到動(dòng)態(tài)性能參數(shù)。

除了動(dòng)態(tài)指標(biāo),還有一類指標(biāo)稱為靜態(tài)指標(biāo),包括非線性誤差、失調(diào)、增益誤差、轉(zhuǎn)換時(shí)間等。這些指標(biāo)與ADC的電路設(shè)計(jì)密切相關(guān),往往比較難以測(cè)量,通常在時(shí)域進(jìn)行波形統(tǒng)計(jì)后得到。由于在ADC的應(yīng)用中,更多關(guān)心基于ADC動(dòng)態(tài)參數(shù)的信號(hào)質(zhì)量,因此以ADC動(dòng)態(tài)指標(biāo)測(cè)試為例介紹了所設(shè)計(jì)的測(cè)試平臺(tái)。需要指出的是,所設(shè)計(jì)的測(cè)試平臺(tái)只要增加針對(duì)靜態(tài)參數(shù)的時(shí)域波形統(tǒng)計(jì)的軟件,即可實(shí)現(xiàn)靜態(tài)指標(biāo)的測(cè)試。

1.2 高速ADC的動(dòng)態(tài)性能測(cè)試方法

由于目前最新的ADC的采樣率高達(dá)數(shù)GSPS, 若采用FPGA對(duì)采集數(shù)據(jù)進(jìn)行譜分析,硬件描述語(yǔ)言編程實(shí)現(xiàn)難度較大,且不夠靈活。同時(shí)由于需要兼容多種ADC,在頻譜計(jì)算和式(1)～式(5)計(jì)算的時(shí)候需要更多考慮靈活性,因此采用DSP進(jìn)行計(jì)算較為合適。

1.2.1 頻譜計(jì)算

記采樣率為fs,并且ADC采集的純凈正弦波的點(diǎn)數(shù)為N,即采集了時(shí)長(zhǎng)為T=N/fs的波形。針對(duì)這段波形做離散傅里葉變換(discrete Fourier transform, DFT),可知頻譜的頻率分辨率為r=1/T。如果針對(duì)一顆ADC芯片進(jìn)行測(cè)試,采樣率設(shè)置為fs=2.5 GSPS,并且在性能分析時(shí)要求頻率分辨率為r=1 kHz,則采樣的時(shí)長(zhǎng)應(yīng)該不小于1 ms,樣本點(diǎn)數(shù)為N=2.5 M。這樣長(zhǎng)點(diǎn)數(shù)的DFT,在很多平臺(tái)下無(wú)法直接調(diào)用FFT計(jì)算,比如德州儀器(TI)的DSP TMS320C6678的數(shù)字信號(hào)處理庫(kù)不支持直接做大于32 768點(diǎn)的FFT。因此需要對(duì)大于該點(diǎn)數(shù)的FFT進(jìn)行拆分,采用的方法是經(jīng)典的庫(kù)利-圖基算法。

一個(gè)N點(diǎn)信號(hào)x(n),n=0,1,…,N-1的DFT可以表示為

式(6)中：WN=exp(j2π/N)。

如果可以將點(diǎn)數(shù)N表示為N=N1N2,那么采用庫(kù)利-圖基算法可以將上述DFT表示成如下形式：

式(7)中：n2,k1=0,1,…,N1-1;n1,k2=0,1,…,N2-1。

根據(jù)式(7),可以將一個(gè)大點(diǎn)數(shù)的DFT運(yùn)算拆分成兩級(jí)的短DFT運(yùn)算實(shí)現(xiàn),即第一級(jí)是N2次的N1點(diǎn)DFT,第二級(jí)是N1次的N2點(diǎn)DFT。如果設(shè)計(jì)N1和N2均為2的冪次,則這些短的DFT均可以用FFT計(jì)算獲得。

式(7)在計(jì)算的時(shí)候,第一級(jí)FFT的輸入需要對(duì)數(shù)據(jù)進(jìn)行重排,按照N2間隔,排成N2次的N1點(diǎn)FFT；然后在第一級(jí)的輸出,需要乘以一個(gè)旋轉(zhuǎn)因子,并再一次對(duì)數(shù)據(jù)進(jìn)行重排,輸入到第二級(jí)FFT；最終第二級(jí)的FFT輸出的N1個(gè)的N2點(diǎn)FFT結(jié)果依次排列后,即為X(k)的二進(jìn)制倒位序排列。

為了避免對(duì)正弦波采集樣本長(zhǎng)度不滿足整數(shù)周期的要求,在計(jì)算FFT之前,采集樣本應(yīng)該進(jìn)行加窗以減輕頻譜泄露。

1.2.2 頻譜分析

對(duì)采集樣本進(jìn)行加窗并求得其頻譜后,可以計(jì)算得到其功率譜。然后根據(jù)正弦波頻率,得出信號(hào)基波位置和功率,同時(shí)計(jì)算得到直流信號(hào)的功率。

進(jìn)而,根據(jù)信號(hào)基波的頻點(diǎn)依次推算并讀取各諧波的位置,并求出各諧波的功率。如果諧波和基波在Nyquist帶寬區(qū)間內(nèi),則其位置可以直接得到；對(duì)于在Nyquist帶寬區(qū)間外的諧波和基波位置可以通過(guò)其在Nyquist帶寬區(qū)間內(nèi)的鏡像得出。因此,針對(duì)奇偶次諧波都能在Nyquist帶寬區(qū)間內(nèi)找到其鏡像分量對(duì)應(yīng)的頻率位置,計(jì)算方法如下。

記偶次諧波頻率為f2k,當(dāng)f2k大于采樣率fs的一半時(shí),偶次諧波頻率f2k在Nyquist帶寬區(qū)間內(nèi)鏡像位置f′2k為

f′2k=f2k-kfs,k=1,2,…,n(8)

記奇次諧波(包括基波)頻率為f2k-1,且f2k-1大于采樣率fs的1/2時(shí),奇次諧波(包括基波)頻率f2k-1在Nyquist帶寬區(qū)間內(nèi)鏡像位置f′2k-1為

f′2k-1=kfs-f2k-1,k=1,2,…,n(9)

除了直流、信號(hào)、諧波之外,還需要再次搜索功率譜,找出離散雜散的頻點(diǎn)及其功率。

最后根據(jù)功率譜以及各諧波能量,求出噪聲的總功率、除信號(hào)基波和直流外最高的雜散的功率。

1.2.3 性能參數(shù)計(jì)算

將計(jì)算得到的數(shù)據(jù)代入式(1)～式(5),分別求出SNR、SINAD、ENOB、SFDR、THD。

2 高性能ADC性能測(cè)試平臺(tái)設(shè)計(jì)

基于上述ADC的主要性能參數(shù)分析,考慮到針對(duì)不同接口類型ADC的通用性,首先設(shè)計(jì)測(cè)試平臺(tái)的系統(tǒng)架構(gòu),然后完成硬件設(shè)計(jì)和實(shí)現(xiàn),最后設(shè)計(jì)了必要的軟件。

2.1 高性能ADC性能測(cè)試系統(tǒng)架構(gòu)

所設(shè)計(jì)的通用ADC測(cè)試平臺(tái),需要支持不同數(shù)據(jù)接口和不同采樣率的ADC的連接。常用的ADC數(shù)據(jù)接口包含傳統(tǒng)的低速率串行接口、單端或差分的并行接口以及高速串行接口。接口形式的多樣,要求測(cè)試平臺(tái)具有高兼容性的接口物理形式和數(shù)據(jù)協(xié)議。同時(shí),常用的ADC的采樣率從KSPS(kilo samples per second)到數(shù)GSPS的數(shù)量級(jí)。因此在兼容低速率的數(shù)據(jù)存儲(chǔ)和傳輸能力的前提下,針對(duì)采樣率高達(dá)GSPS的ADC的測(cè)試要求測(cè)試平臺(tái)具備實(shí)時(shí)并行數(shù)據(jù)緩存的能力。

基于此,測(cè)試平臺(tái)應(yīng)該具備高度靈活性,具備高速并行數(shù)據(jù)緩存能力,并且具備足夠的實(shí)時(shí)信號(hào)處理能力,以完成高速高精度數(shù)字信號(hào)的頻域和時(shí)域分析。綜合ADC的主要性能參數(shù)分析以及通用測(cè)試平臺(tái)的需求分析,設(shè)計(jì)了圖2所示的測(cè)試系統(tǒng)架構(gòu)。

如圖2所示,信號(hào)源為被測(cè)ADC芯片提供干凈輸入信號(hào)和采樣時(shí)鐘；測(cè)試平臺(tái)采用FPGA完成多種ADC接口適配,并完成不同速率的采集數(shù)據(jù)的實(shí)時(shí)緩存；進(jìn)而在DSP運(yùn)用頻譜分析的方法計(jì)算得到被測(cè)ADC的性能指標(biāo)參數(shù)；最終,測(cè)試結(jié)果通過(guò)千兆以太網(wǎng)(Ethernet)傳到PC(personal computer)機(jī)。

圖2 高性能ADC測(cè)試系統(tǒng)架構(gòu)Fig.2 Architecture of the proposed test system for high performance ADCs

2.2 硬件實(shí)現(xiàn)

圖3和圖4分別給出了高性能ADC測(cè)試平臺(tái)的硬件實(shí)現(xiàn)框圖和硬件原型實(shí)物圖。ADC測(cè)試平臺(tái)主要包括由雙FMC連接器組成的被測(cè)設(shè)備連接接口、用于高速ADC接口和數(shù)據(jù)緩存的FPGA單元、用于數(shù)據(jù)處理和性能分析的DSP單元,以及必要的單板管理、時(shí)鐘和供電電路。

圖3 ADC測(cè)試平臺(tái)硬件框圖Fig.3 Hardware architecture of the proposed ADC test platform

圖4 ADC測(cè)試平臺(tái)硬件原型Fig.4 The fabricated ADC test platform prototype

圖3、圖4所示的測(cè)試平臺(tái),選用符合ANSI 57.1—2008標(biāo)準(zhǔn)的雙寬度FMC子母卡架構(gòu)。搭載被測(cè)器件的評(píng)估子卡與高速實(shí)時(shí)采集處理母板分離的設(shè)計(jì),滿足了測(cè)試平臺(tái)對(duì)于多種ADC的物理連接的通用性需求。

測(cè)試平臺(tái)選用賽靈思(Xilinx)公司Virtex-7系列的FPGA XC7VX690T,利用 FPGA的并行處理能力強(qiáng)、處理延時(shí)小、實(shí)時(shí)性高和接口種類豐富的特點(diǎn),完成靈活的ADC接口適配和實(shí)現(xiàn)不同速率數(shù)據(jù)緩存。FPGA掛載2組容量為2 GB(gigabyte)、位寬為64位的第3代雙倍數(shù)據(jù)速率存儲(chǔ)器(double-data-rate three, DDR3)。

同時(shí),ADC的采集數(shù)據(jù)分析和性能參數(shù)計(jì)算算法運(yùn)行于TI公司的C66x系列的DSP TMS320C6678,該DSP高度集成浮點(diǎn)運(yùn)算資源,能夠?qū)崿F(xiàn)復(fù)雜的算法流程控制和數(shù)字信號(hào)處理運(yùn)算,并且易于編程。其掛載1組容量為2 GB、位寬為64位的雙通道1 600 MT/s的DDR3。TMS320C6678通過(guò)千兆以太網(wǎng)對(duì)外傳輸測(cè)試結(jié)果。

單板管理電路以Xilinx公司Spatan-6 FPGA芯片XC6SLX16為核心,用于控制XC7VX690T與TMS320C6678的上電時(shí)序以及平臺(tái)的時(shí)鐘電路上電和使能。

2.2.1 通用子母卡設(shè)計(jì)

ANSI 57.1—2008標(biāo)準(zhǔn)對(duì)HPC(high pin count)FMC接口的管腳定義如表1所示。

表1 FMC管腳定義Table 1 FMC pin specification

從表1可以看出,FMC接口的傳輸速率滿足LVCMOS、LVDS并口與JESD204B高速串行口的兼容設(shè)計(jì)。因此利用FMC的特點(diǎn),不用重新定義物理連接,僅需合理安排FMC載板中HPC FMC接口定義的管腳與FPGA的I/O接口相連,測(cè)試平臺(tái)即可以兼容不同電氣特性和傳輸協(xié)議的ADC接口。同時(shí)由于被測(cè)ADC評(píng)估子卡與測(cè)試平臺(tái)分離后,電路復(fù)雜度降低,進(jìn)而降低了研發(fā)難度和ADC測(cè)試成本。

2.2.2 數(shù)據(jù)通道

所設(shè)計(jì)測(cè)試平臺(tái)的ADC采集樣本,從ADC的數(shù)據(jù)接口傳輸?shù)紽PGA,FPGA完成緩存后進(jìn)一步傳輸?shù)紻SP進(jìn)行性能參數(shù)計(jì)算,計(jì)算得到的結(jié)果通過(guò)以太網(wǎng)傳到外部主機(jī)。測(cè)試平臺(tái)數(shù)據(jù)通道設(shè)計(jì)如圖5所示。

圖5 測(cè)試平臺(tái)數(shù)據(jù)通道設(shè)計(jì)Fig.5 Data flow of the test platform

被測(cè)ADC和Virtex-7 FPGA的接口速率在kBps(kilo bytes per second)級(jí)別到數(shù)GBps(gigabytes per second)級(jí)別。FPGA與DSP的數(shù)據(jù)傳輸采用4x SRIO(serial rapid I/O)接口通信,FPGA和DSP都將數(shù)據(jù)緩存在DDR3。在電路設(shè)計(jì)中DSP采用SGMII(serial gigabit media independent interface)接口通過(guò)千兆以太網(wǎng)物理層(PHY)芯片88E1111連接RJ45接插件,并通過(guò)網(wǎng)線與PC機(jī)連接。

2.3 軟件設(shè)計(jì)

測(cè)試平臺(tái)軟件架構(gòu)如圖6所示,主要包含F(xiàn)PGA的ADC接口適配、采集樣本數(shù)據(jù)緩存、FPGA和DSP之間的數(shù)據(jù)傳輸,以及DSP側(cè)的ADC性能測(cè)試算法實(shí)現(xiàn)等。

圖6 測(cè)試平臺(tái)軟件設(shè)計(jì)Fig.6 Software design of test platform

圖6中,在FPGA內(nèi)預(yù)先設(shè)計(jì)LVDS接口的ADC RTL(register transfer level)驅(qū)動(dòng)或JESD204B接口的ADC RTL驅(qū)動(dòng)庫(kù)。ADC的接口驅(qū)動(dòng)采用自頂向下的模塊化設(shè)計(jì),便于設(shè)計(jì)開(kāi)發(fā)和測(cè)試不同接口的ADC。ADC接口適配后,輸出的采集樣本緩存到DDR3。然后通過(guò)SRIO接口傳輸?shù)紻SP,DSP完成頻譜分析并計(jì)算ADC性能參數(shù)后,將數(shù)據(jù)通過(guò)以太網(wǎng)輸出到外部設(shè)備。

2.3.1 ADC接口庫(kù)設(shè)計(jì)

如表2所示,測(cè)試平臺(tái)支持LVDS、LVCOMS接口、GTH(高速收發(fā)器)接口,且GTH接口標(biāo)準(zhǔn)滿足JESD204B接口協(xié)議速率要求。

表2 ADC接口兼容設(shè)計(jì)Table 2 Types of ADC interface supported

由于不同ADC芯片的接口不同,需要不同接口驅(qū)動(dòng),目前尚無(wú)法做到對(duì)接口參數(shù)進(jìn)行動(dòng)態(tài)配置,因此需根據(jù)實(shí)際使用的ADC芯片的接口類型,修改FPGA接口驅(qū)動(dòng)。測(cè)試平臺(tái)在接口設(shè)計(jì)中LVDS和LVCMOS連接在FPGA普通I/O口,JESD204B連接在FPGA高速GTH接口,且可支持4個(gè)4x的JESD204B接口。由于接口驅(qū)動(dòng)通常采用模塊化設(shè)計(jì),代碼移植性較好,不會(huì)增加過(guò)多的開(kāi)發(fā)難度。

2.3.2 采集樣本數(shù)據(jù)緩存設(shè)計(jì)

由于ADC采樣率不同,數(shù)據(jù)傳輸帶寬大小不同,而高速ADC接口采樣數(shù)據(jù)傳輸速率可達(dá)數(shù)十Gbit/s。采用4x模式,線速率設(shè)置為5 Gbit/s的SRIO接口的理論傳輸速率為4×5 Gbit/s×0.8=16 Gbit/s,無(wú)法實(shí)現(xiàn)采集樣本實(shí)時(shí)傳輸至DSP,因此需要用DDR3對(duì)采集樣本數(shù)據(jù)進(jìn)行高速緩存。DDR3理論傳輸速率為1 600 Mbit/s×64≈100 Gbit/s,可滿足高速ADC采集樣本數(shù)據(jù)的實(shí)時(shí)緩存。為保證設(shè)計(jì)平臺(tái)的通用性,其數(shù)據(jù)緩存設(shè)計(jì)框圖如圖7所示。

圖7 采集樣本數(shù)據(jù)緩存設(shè)計(jì)Fig.7 Design of the captured data buffering

圖7中,使用兩個(gè)異步FIFO(first input first output)解決數(shù)據(jù)傳輸過(guò)程中的跨時(shí)鐘域問(wèn)題,由于DDR3寫速率和讀速率均遠(yuǎn)大于ADC采集樣本數(shù)據(jù)速率和SRIO接口數(shù)據(jù)傳輸速率,因此FIFO深度設(shè)置為64即可滿足數(shù)據(jù)緩存需求。ADC接口采集樣本數(shù)據(jù)根據(jù)來(lái)自DSP的START信號(hào),開(kāi)始寫入異步寫FIFO,FIFO寫時(shí)鐘為ADC接口數(shù)據(jù)速率時(shí)鐘,讀時(shí)鐘為DDR3用戶時(shí)鐘。DATA_SWITCH模塊根據(jù)START信號(hào),開(kāi)始將采集樣本數(shù)據(jù)寫入DDR3,在數(shù)據(jù)采集完畢后開(kāi)始控制從DDR3讀取數(shù)據(jù),并將讀取的數(shù)據(jù)寫入異步讀FIFO,其狀態(tài)機(jī)設(shè)計(jì)如圖8所示。

圖8 采集樣本數(shù)據(jù)緩存模塊狀態(tài)機(jī)設(shè)計(jì)Fig.8 State machine of the captured data buffering module

2.3.3 FPGA和DSP間數(shù)據(jù)傳輸控制設(shè)計(jì)

需要將采集的數(shù)據(jù)從FPGA傳輸至DSP,其中FPGA側(cè)設(shè)計(jì)流程如圖9所示。

圖9 FPGA側(cè)SRIO接口數(shù)據(jù)傳輸控制流程Fig.9 Control flow for data transmission of SRIO interface in FPGA

圖9中,FPGA通過(guò)SRIO接口接收來(lái)自DSP發(fā)送的采集測(cè)試指令,包含配置SRIO傳輸數(shù)據(jù)長(zhǎng)度寄存器以及采集開(kāi)始寄存器。SRIO接口根據(jù)配置的傳輸數(shù)據(jù)長(zhǎng)度大小寄存器,連續(xù)傳輸數(shù)據(jù),直至完成一次數(shù)據(jù)傳輸。

2.3.4 DSP軟件設(shè)計(jì)

DSP軟件采用模塊化分層軟件架構(gòu)。如圖10所示,底層為SRIO驅(qū)動(dòng)、以太網(wǎng)驅(qū)動(dòng)、實(shí)時(shí)操縱系統(tǒng)(SYS/BIOS)；同時(shí)DSP設(shè)計(jì)了數(shù)據(jù)緩存和數(shù)據(jù)傳輸?shù)闹虚g件,以向應(yīng)用程序提供數(shù)據(jù)組織服務(wù)；應(yīng)用程序包括總體控制流程和譜分析以及ADC參數(shù)計(jì)算的應(yīng)用程序。

圖10 DSP計(jì)算ADC參數(shù)Fig.10 ADC parameters calculation in DSP

設(shè)備的總體控制流程如圖11所示。DSP通過(guò)以太網(wǎng)接收到開(kāi)始測(cè)試命令,通過(guò)SRIO接口向FPGA 發(fā)出樣本采集指令,然后等待接收采集樣本數(shù)據(jù),采集樣本數(shù)據(jù)接收完畢后,開(kāi)始頻譜分析和參數(shù)計(jì)算,其運(yùn)算結(jié)果通過(guò)以太網(wǎng)呈現(xiàn)給外部主機(jī)。

圖11 設(shè)備的總體控制流程Fig.11 Control flow of the equipment

由于DSP在數(shù)字信號(hào)處理方面的天然優(yōu)勢(shì),并且采用C語(yǔ)言編程能夠?qū)崿F(xiàn)較高的靈活性,較容易實(shí)現(xiàn)1.2節(jié)的頻譜分析和參數(shù)計(jì)算過(guò)程。其中需要強(qiáng)調(diào)的是,根據(jù)譜分析對(duì)于分辨率的要求,需要針對(duì)特定采樣率的ADC采集不同長(zhǎng)度的數(shù)據(jù)樣本進(jìn)行分析。因DSP內(nèi)的FFT庫(kù)不支持直接大于32 768點(diǎn)數(shù)的FFT運(yùn)算,因此如果采集樣本點(diǎn)數(shù)小于等于32 768,則直接調(diào)用庫(kù)函數(shù)進(jìn)行FFT運(yùn)算。但針對(duì)采集樣本點(diǎn)數(shù)大于32 768的情況,需采用式(6)和式(7)對(duì)FFT運(yùn)算進(jìn)行拆分,且拆分的長(zhǎng)度滿足2的整數(shù)次冪,即拆分后每一級(jí)運(yùn)算均符合基-2 FFT 運(yùn)算。由于輸出的X(k)為二進(jìn)制倒位序排列,還需要重新進(jìn)行排序。

3 實(shí)驗(yàn)

用于實(shí)驗(yàn)驗(yàn)證的測(cè)試系統(tǒng)架構(gòu)如圖12所示。測(cè)試平臺(tái)原型通過(guò)千兆以太網(wǎng)連接到外部PC機(jī),根據(jù)需要安裝搭載被測(cè)ADC的評(píng)估子卡,并且采用SMA100B信號(hào)源為被測(cè)ADC提供高性能采樣時(shí)鐘和輸入信號(hào)。

圖12 測(cè)試系統(tǒng)架構(gòu)Fig.12 Architecture of the test system

在實(shí)驗(yàn)中,分別測(cè)試了3款A(yù)DC,依次搭載到評(píng)估子卡AD9652子卡、EV10AQ190A子卡和亞德諾半導(dǎo)體(ADI)公司的AD9625評(píng)估板。圖13給出了這些評(píng)估子卡的實(shí)物圖。

圖13 搭載被測(cè)ADC的評(píng)估子卡Fig.13 Evaluation cards carrying the ADCs under test

具體地,圖13評(píng)估子卡搭載的3款A(yù)DC芯片分別為ADI公司的最高采樣率為310 MSPS的16位 ADC AD9652、E2V(Teledyne e2v)公司的最高采樣率為5 000 MSPS的10位ADC EV10AQ190A和ADI公司的最高采樣率為2 500 MSPS的12位 ADC AD9625。這些ADC的主要參數(shù)如表3所示。

表3 被測(cè)ADCTable 3 ADCs under test

3.1 數(shù)據(jù)接口通用性測(cè)試

將圖13所示的3款A(yù)DC評(píng)估子卡分別安裝到測(cè)試平臺(tái)按照?qǐng)D12所示進(jìn)行測(cè)試實(shí)驗(yàn),以驗(yàn)證測(cè)試平臺(tái)的通用性。

硬件裝配完成后,首先根據(jù)不同接口類型選擇不同的FPGA加載鏡像bit文件,然后通過(guò)外部PC機(jī)通過(guò)千兆以太網(wǎng)配置開(kāi)始測(cè)試,均能夠正確配置ADC并采集測(cè)試樣本,DSP測(cè)試后能夠得到最終的動(dòng)態(tài)性能測(cè)試結(jié)果。

3.2 典型ADC芯片性能測(cè)試

選擇表3中最典型的兩款A(yù)DC進(jìn)行性能測(cè)試,以驗(yàn)證測(cè)試平臺(tái)的有效性和通用性。

3.2.1 AD9652性能測(cè)試

AD9652采用LVDS并行接口,典型采樣率為240 MSPS。表4所示為AD9652數(shù)據(jù)手冊(cè)給出的針對(duì)70 MHz信號(hào)的動(dòng)態(tài)參數(shù)。

表4 AD9652數(shù)據(jù)手冊(cè)給定的動(dòng)態(tài)參數(shù)Table 4 Dynamic parameters specified in AD9652 datasheet

將搭載3片6通道的AD9652評(píng)估子卡裝配到測(cè)試平臺(tái),通過(guò)SMA100B提供采樣時(shí)鐘和干凈正弦信號(hào),在輸入信號(hào)加入69～71 MHz的帶通濾波器,保證更好地提供單頻點(diǎn)70 MHz的輸入信號(hào)。按照3.1節(jié)描述的測(cè)試流程完成測(cè)試,采集數(shù)據(jù)按照1.2.2節(jié)進(jìn)行頻譜分析,可以得到圖14所示的采集信號(hào)的頻譜。

圖14 AD9652采集獲得的頻譜(70 MHz被測(cè)正弦波)Fig.14 Spectrum captured by AD9652(with 70 MHz sinusoid input)

基于圖14所示的頻譜,在DSP完成頻譜分析和參數(shù)計(jì)算,得到表5所示的6通道AD9652子卡動(dòng)態(tài)參數(shù)的測(cè)試結(jié)果。

表5 AD9652動(dòng)態(tài)參數(shù)測(cè)試結(jié)果Table 5 Test results of AD9652’s dynamic parameters

表4、表5對(duì)比,測(cè)試得到的AD9652動(dòng)態(tài)參數(shù)指標(biāo)與手冊(cè)給出的動(dòng)態(tài)性能參數(shù)相當(dāng)。

3.2.2 AD9625性能測(cè)試

AD9625采用JESD204B接口,典型采樣率為2.5 GSPS。表6為AD9625數(shù)據(jù)手冊(cè)給出的其針對(duì)100～1 800 MHz輸入信號(hào)的動(dòng)態(tài)參數(shù)。

表6 AD9625數(shù)據(jù)手冊(cè)給定的動(dòng)態(tài)參數(shù)Table 6 Dynamic parameters specified in AD9625 datasheet

將AD9625評(píng)估板裝配到測(cè)試平臺(tái),同樣按照3.1節(jié)描述的測(cè)試流程完成測(cè)試,采集數(shù)據(jù)按照1.2.2節(jié)進(jìn)行頻譜分析,可以得到圖15所示的采集信號(hào)的頻譜。因?yàn)? 800 MHz大于1 250 MHz(采樣率的一半),所以由式(9)可知在Nyquist帶寬區(qū)間700 MHz處顯示的是基波鏡像。

圖15 AD9625采集獲得的頻譜(1 800 MHz被測(cè)正弦波)Fig.15 Spectrum captured by AD9625(with 1 800 MHz sinusoid input)

基于圖15所示的頻譜,在DSP完成頻譜分析和參數(shù)計(jì)算,得到表7所示的在不同輸入信號(hào)下AD9625動(dòng)態(tài)參數(shù)的測(cè)試結(jié)果。

表7 AD9625動(dòng)態(tài)參數(shù)測(cè)試結(jié)果Table 7 Test results of AD9625’s dynamic parameters

表7與表6對(duì)比,因評(píng)估子卡的信號(hào)完整性設(shè)計(jì)缺陷,導(dǎo)致測(cè)試ADC的結(jié)果與AD9625 數(shù)據(jù)手冊(cè)中給定的動(dòng)態(tài)參數(shù)指標(biāo)有一定差異,意味著在實(shí)際的AD9625應(yīng)用設(shè)計(jì)中,需要對(duì)電路設(shè)計(jì)做必要的優(yōu)化。

4 結(jié)論

采用高性能FPGA以及高性能DSP完成了通用ADC接口的測(cè)試平臺(tái)設(shè)計(jì),能夠滿足基于LVDS、LVCMOS和JESD204B接口的ADC芯片性能測(cè)試。得到以下結(jié)論。

(1)采用FMC子母卡分離的設(shè)計(jì)方式,提高了測(cè)試平臺(tái)的通用性,并且降低了測(cè)試ADC的研發(fā)難度和成本。

(2)通過(guò)實(shí)驗(yàn)完成了對(duì)多款基于不同接口類型以及采樣率從240 MSPS到5 GSPS的ADC的測(cè)試,驗(yàn)證了測(cè)試平臺(tái)設(shè)計(jì)的有效性。

(3)所設(shè)計(jì)的系統(tǒng)架構(gòu),對(duì)通用ADC測(cè)試平臺(tái)的設(shè)計(jì),具有一定的工程應(yīng)用價(jià)值和借鑒意義。