聯(lián)合編碼抗干擾設計和實現(xiàn)

馮躍輝

（中國電子科技集團公司第七研究所，廣東 廣州 510310）

0 概述

空間中電磁頻譜非常密集，與通信系統(tǒng)頻率重疊的頻譜會對接收機造成很嚴重的干擾。常用的抗干擾手段包括擴頻、跳頻等。擴頻通信以頻譜帶寬換取低信噪比解調(diào)門限，可以將頻譜隱藏在噪聲中，在干擾電平下也能正常通信。跳頻通信將數(shù)據(jù)分散在快速切換的不同頻點上傳輸，可以有效對抗跟蹤干擾和截獲。FCS（Free Channl Scan，空閑信道掃描）技術通過在有限頻譜范圍內(nèi)獲取較好的通信頻點，來保證通信效果[1]。

擴頻通信為了獲得好的效果，往往需要進行高倍擴頻。例如擴頻因子為8 時，可以獲得-10 dB 解調(diào)門限（對應800 MHz頻段約-121 dbm 靈敏度），可以在500 kHz 信道上實現(xiàn)21 kbps的速率傳輸。所以擴頻通信頻譜的效率很低，一般應用于窄帶抗干擾通信系統(tǒng)中。

FCS 技術理論上可以獲得很好的抗干擾通信效果。但在實際應用中存在一些問題。首先是FCS 并沒有明確的頻率劃分，相鄰網(wǎng)絡會對頻譜進行搶占，導致頻點死鎖。其次是FCS必須動態(tài)維護才有意義，但FCS 過程需要占用信道資源，當對系統(tǒng)進行滿負荷測試時，F(xiàn)CS 會導致速率降級。

該文研究了一種寬帶多跳聯(lián)合編碼抗干擾技術，進行了MATLAB 性能仿真，并在FPGA 平臺上進行了實現(xiàn)和驗證。

1 實現(xiàn)原理和仿真

Turbo 編碼對于長數(shù)據(jù)塊具有強大的前向糾錯能力，廣泛應用在3GPP、LTE 通信中，3GPP Turbo 編碼采用的是1/3碼率的編碼器[2]。Turbo 碼具有陡峭的過渡帶，意味著用少量的信噪比就可以換取更大的糾錯能力。如果能準確捕捉到錯誤信號，將錯誤信號進行某種弱化處理，然后分散到整個數(shù)據(jù)塊中。那么在解碼冗余范圍內(nèi)，犧牲少量解調(diào)門限就可以獲取非?？捎^的抗干擾性能。寬帶系統(tǒng)中可以在算法中設計可靠的干擾檢測模塊，跳頻應用則為準確捕捉錯誤信號提供了可能性。

1.1 編解碼器

該文Turbo 編解碼器使用1/3 碼率，Trellis Structure 結(jié)構(gòu)，生成矩陣為（13，15），信息序列長度為1 984，使用LTE 行列交織表（185，124）。QPSK 調(diào)制信號在AWGN 信道模型下，解調(diào)零誤碼率信噪比為12 dB，Turbo 解碼誤碼率（1E-4）信噪比為0 dB，解調(diào)門限附近的隨機噪聲糾錯能力大概為18%。

每跳數(shù)據(jù)在Turbo 編碼器中交織和編碼之后，送到M 跳交織器，經(jīng)過交織的M 跳數(shù)據(jù)D 經(jīng)過干擾信道（頻點阻塞干擾）后，假設產(chǎn)生X 跳數(shù)據(jù)錯誤，即D'中有X 跳突發(fā)錯誤，經(jīng)解交織之后X 跳突發(fā)錯誤變?yōu)槊刻鳻/M bit 的隨機錯誤。如果將帶有X/M 錯誤的數(shù)據(jù)直接送往解碼器，則解碼器的糾錯效果十分有限，仿真結(jié)果在10%以內(nèi)。所以必須對M跳解交織器中的數(shù)據(jù)進行進一步處理，將干擾數(shù)據(jù)清零以充分利用解碼器的糾錯冗余。

1.2 干擾判決

干擾判決模塊通過計算接收信號信噪比來判斷信號是否受到干擾。每幀數(shù)據(jù)中插入訓練序列Z，接收端對Z 進行FFT 運算得到F（Z），進一步對F（Z）進行如公式（1）所示的運算，得到當前跳的信噪比SNR_EST，對SNR_EST 和干擾判決門限（SNR0）進行對比，判斷當前跳是否被干擾。

干擾判決門限（SNR0）的選取很重要，選取原則是盡可能獲得大的動態(tài)范圍，既要保證沒有干擾時能正確傳輸，又要保證干擾檢測的靈敏性。需要考慮的一個問題是SNR 估計精度會隨信號信噪比的降低而降低。不同信噪比下，SNR 估計算法的計算偏差如圖1 所示。由數(shù)據(jù)可知，當信噪比＞-10 dB時，估計誤差在1 dB 以內(nèi)。當信噪比＞-20 dB 時，估計誤差在2 dB 以內(nèi)。信噪比＜-20 dB 時，則產(chǎn)生明顯的估計誤差。-40 dB 信噪比時，估計結(jié)果偏大20 dB 左右。

圖1 SNR 估計精度曲線

另外當信號同步出現(xiàn)偏差時，訓練序列Z 會出現(xiàn)定位錯誤。對包含Z 序列的幀結(jié)構(gòu)進行定位偏差仿真，LZ為訓練序列Z 的采樣點長度，得到的估計結(jié)果如圖2 所示。由仿真結(jié)果可知，當定時偏差＜LZ的1/3 時，估計算法能準確估計信噪比。當定時偏差＞LZ的1/3 時，SNR 估計偏差將快速增加。當定時偏差進一步增大時，估計結(jié)果會在-10 dB ～-30 dB，而與實際輸入信號的信噪比無關。

圖2 定時偏差對SNR 估計的影響

所以干擾判決門限設置應當＞-10 dB，并且小于解調(diào)門限，例如對于QPSK 信號來說，可以將干擾門限設置為2 dB。

1.3 干擾數(shù)據(jù)處理

Turbo 解碼器通過對軟信息進行迭代運算，恢復出原始信號。阻塞干擾因為干擾噪聲的疊加，被干擾信號在接收端會產(chǎn)生較大的功率電平。例如10 dB 干擾信號會造成接收端總功率增加10 倍。如果不對受到干擾的數(shù)據(jù)進行處理，解調(diào)后的錯誤信息將作為強信息被Turbo 解碼器接收，強的錯誤信息會造成錯誤信息擴散，嚴重影響解調(diào)效果。對不同的處理方法進行仿真，結(jié)果如圖3 所示。

圖3 左圖是如果不對干擾信號進行處理時的解碼結(jié)果，在50%干擾概率下，解調(diào)誤碼率在30 dB 信噪比下仍在30%以上。圖3 中間圖是對干擾信號進行限幅處理的解碼結(jié)果，在50%干擾概率下，零誤碼解調(diào)門限為10 dB。在跳頻系統(tǒng)中，干擾檢測是以跳為單位進行設計的，接收端檢測到干擾之后，可以以跳為單位對錯誤數(shù)據(jù)塊進行清零操作，這樣可以將錯誤信息強度降到最低，獲得最佳的解調(diào)效果。如圖3 右圖所示，在50%干擾概率下，零誤碼解調(diào)門限可以達到5 dB。

1.4 性能仿真

圖3 干擾數(shù)據(jù)處理性能對比

圖4 誤碼率和干擾概率關系

對上述設計方法的抗干擾性能進行仿真，以評估不同干擾概率下的解調(diào)性能，以及不同信噪比下的抗干擾性能。Turbo 編碼效率設置為1/3，調(diào)制方式為QPSK。干擾概率覆蓋設置為0～70%，步進為10%。疊加高斯白噪聲，信噪比范圍設置為-5 dB ～15 dB，步進為1 dB。仿真結(jié)果如圖4所示，30%干擾概率下的解調(diào)門限為2 dB，50%干擾概率下的解調(diào)門限為5 dB。60%干擾概率下會存在殘余誤碼。70%干擾概率下，錯誤信息超出Turbo 糾錯能力，誤碼率接近50%。

仿真結(jié)果表明，該設計可以達到較理想的抗干擾效果。

2 FPGA實現(xiàn)

FPGA 實現(xiàn)主要包括編解碼器、M 跳交織/解交織器、干擾檢測處理模塊等組成，處理流程如下。

每跳K bit 數(shù)據(jù)A，經(jīng)turbo 編碼和交織得到N bit數(shù)據(jù)B，進入M 跳數(shù)據(jù)大小的buffer1，每M 跳數(shù)據(jù)進行M×N bit 交織得到數(shù)據(jù)D，數(shù)據(jù)D 中的數(shù)據(jù)按跳進行調(diào)制發(fā)射。經(jīng)干擾信道后，在接收端解調(diào)得到M 跳數(shù)據(jù)D' [0…M-1]和每跳數(shù)據(jù)對應的干擾判決標識ind[0…M-1]，根據(jù)ind 標識對buffer2 中的數(shù)據(jù)進行處理得到C'，然后進行M×N bit 解交織得到數(shù)據(jù)B'，數(shù)據(jù)B'中每跳數(shù)據(jù)進行Turbo 解碼和解交織得到數(shù)據(jù)A'。處理框圖如圖5 所示。

在信道中對50%頻點注入噪聲以滿足信噪比測試條件，對每跳1 984 bit 的數(shù)據(jù)進行測試。干擾電平在接收信號幅度在20 dBc～-20 dBc，測試結(jié)果與仿真結(jié)果誤差在1 dB 之內(nèi)，驗證了該抗干擾設計的良好性能。

圖5 處理框圖

采用1/3Turbo 編解碼的聯(lián)合編碼設計，可以在損失5 dB 信噪比的情況下，對抗50%概率的干擾。聯(lián)合編碼設計簡單，可以方便的嵌入信號處理鏈路中，有很好的實用價值。